JPH04278538A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH04278538A JPH04278538A JP4147591A JP4147591A JPH04278538A JP H04278538 A JPH04278538 A JP H04278538A JP 4147591 A JP4147591 A JP 4147591A JP 4147591 A JP4147591 A JP 4147591A JP H04278538 A JPH04278538 A JP H04278538A
- Authority
- JP
- Japan
- Prior art keywords
- silicon oxide
- oxide film
- elements
- film
- phosphorus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 37
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 17
- 239000011574 phosphorus Substances 0.000 claims abstract description 17
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052796 boron Inorganic materials 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 abstract description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052782 aluminium Inorganic materials 0.000 abstract description 10
- 239000010410 layer Substances 0.000 abstract description 10
- 238000009792 diffusion process Methods 0.000 abstract description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 7
- 230000007423 decrease Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路の製造方
法に関し、特に層間絶縁膜の形成方法に関する。
法に関し、特に層間絶縁膜の形成方法に関する。
【0002】
【従来の技術】従来の半導体集積回路の製造方法を図2
に示した断面図を用い工程順に説明すす。
に示した断面図を用い工程順に説明すす。
【0003】まず図2(A)に示すように、シリコン等
の半導体基板1の表面に拡散層2A,2Bやゲート電極
3A,3B等からなる半導体素子を形成したのち、その
上に燐や硼素等の不純物を含む層間絶縁膜としての酸化
珪素膜5をCVD法により形成する。この従来例におい
ては、拡散層2Aとゲート電極3Aを含む左側の素子は
より疎であり、拡散層2Bとゲート電極3Bを含む右側
の素子はより密で微細なパターンになっている。このよ
うに実際の半導体集積回路においては密な素子の部分と
疎な素子の部分が混在する。
の半導体基板1の表面に拡散層2A,2Bやゲート電極
3A,3B等からなる半導体素子を形成したのち、その
上に燐や硼素等の不純物を含む層間絶縁膜としての酸化
珪素膜5をCVD法により形成する。この従来例におい
ては、拡散層2Aとゲート電極3Aを含む左側の素子は
より疎であり、拡散層2Bとゲート電極3Bを含む右側
の素子はより密で微細なパターンになっている。このよ
うに実際の半導体集積回路においては密な素子の部分と
疎な素子の部分が混在する。
【0004】次に図2(B)に示すように、不純物を含
む酸化珪素膜5に熱処理を加えると、その表面が平坦化
される。層間絶縁膜しての酸化珪素膜5は同一の不純物
濃度ならば、膜厚が厚い程熱処理後に表面を平坦にする
ことができる。このため酸化珪素膜5を厚めにつけた後
、図2(C)に示すように弗化水素を含む溶液で全面エ
ッチングを行い、酸化珪素膜を薄くする、いわゆるエッ
チバックを行う。これによって層間絶縁膜5を適当な厚
さでかつ平坦にすることができる。
む酸化珪素膜5に熱処理を加えると、その表面が平坦化
される。層間絶縁膜しての酸化珪素膜5は同一の不純物
濃度ならば、膜厚が厚い程熱処理後に表面を平坦にする
ことができる。このため酸化珪素膜5を厚めにつけた後
、図2(C)に示すように弗化水素を含む溶液で全面エ
ッチングを行い、酸化珪素膜を薄くする、いわゆるエッ
チバックを行う。これによって層間絶縁膜5を適当な厚
さでかつ平坦にすることができる。
【0005】このエッチバックを行う時間でエッチング
量を調整して酸化珪素膜5を所望の厚さにするわけであ
るが、酸化珪素膜5が厚すぎると図2(D)に示すよう
に、酸化珪素膜5にコンタクト孔7を開孔し、配線材料
であるアルミをスパッタリング法等により被着した場合
、素子の密な部分ではアスペクト比の大きいコンタクト
孔の径を大きくできないため、アルミ配線8がコンタク
ト孔7の側壁部で非常に薄くなり、断線する可能性があ
る。
量を調整して酸化珪素膜5を所望の厚さにするわけであ
るが、酸化珪素膜5が厚すぎると図2(D)に示すよう
に、酸化珪素膜5にコンタクト孔7を開孔し、配線材料
であるアルミをスパッタリング法等により被着した場合
、素子の密な部分ではアスペクト比の大きいコンタクト
孔の径を大きくできないため、アルミ配線8がコンタク
ト孔7の側壁部で非常に薄くなり、断線する可能性があ
る。
【0006】一方、層間絶縁膜としての酸化珪素膜5を
薄くしすぎると、図2(E)に示すように、素子の疎な
部分ではゲート電極3Aの上端の側壁部9の酸化珪素膜
が薄くなり、ゲート電極3Aの一部が露出してしまうこ
とがある。ゲート電極3Aが露出してしまうと、ゲート
電極3Aとアルミ配線8とが短絡し、半導体集積回路は
不良品となる。また仮に、上述のような短絡が起こらな
くとも、アルミ配線8とゲート電極3Aもしくは半導体
基板上の拡散層2A等との間の電気容量が大きくなり、
半導体集積回路の処理速度が低下してしまう。
薄くしすぎると、図2(E)に示すように、素子の疎な
部分ではゲート電極3Aの上端の側壁部9の酸化珪素膜
が薄くなり、ゲート電極3Aの一部が露出してしまうこ
とがある。ゲート電極3Aが露出してしまうと、ゲート
電極3Aとアルミ配線8とが短絡し、半導体集積回路は
不良品となる。また仮に、上述のような短絡が起こらな
くとも、アルミ配線8とゲート電極3Aもしくは半導体
基板上の拡散層2A等との間の電気容量が大きくなり、
半導体集積回路の処理速度が低下してしまう。
【0007】
【発明が解決しようとする課題】この従来の半導体集積
回路の製造方法では、素子の疎な部分と密な部分それぞ
れに適した厚さを有する層間絶縁膜を同時に形成するこ
とは難しく、層間絶縁膜の厚さが厚めの場合は、素子が
密な部分でコンタクト孔側壁においてアルミ配線の断面
の恐れが生じる。逆に層間絶縁膜が薄めの場合は、素子
が疎な部分のゲート電極上端の側壁部が露出する恐れが
生じ、かつアルミ配線と層間絶縁膜より下層の導伝体と
の間の容量が大きくなり、半導体集積回路の処理速度が
低下してしまうという問題があった。
回路の製造方法では、素子の疎な部分と密な部分それぞ
れに適した厚さを有する層間絶縁膜を同時に形成するこ
とは難しく、層間絶縁膜の厚さが厚めの場合は、素子が
密な部分でコンタクト孔側壁においてアルミ配線の断面
の恐れが生じる。逆に層間絶縁膜が薄めの場合は、素子
が疎な部分のゲート電極上端の側壁部が露出する恐れが
生じ、かつアルミ配線と層間絶縁膜より下層の導伝体と
の間の容量が大きくなり、半導体集積回路の処理速度が
低下してしまうという問題があった。
【0008】
【課題を解決するための手段】本発明の半導体集積回路
の製造方法は、半導体基板上に素子が疎でかつ素子に形
成されるコンタクト孔のアスペクト比が小さい複数の第
1の素子と素子が密でかつ素子に形成されるコンタクト
孔のアスペクト比が大きい複数の第2の素子を形成する
工程と、前記第1及び第2の素子上に燐または硼素の少
くとも一方を含む酸化珪素膜を形成する工程と、前記第
1の素子上の前記酸化珪素膜上にフォトレジスト膜を形
成する工程と、前記フォトレジスト膜をマスクとし前記
第2の素子上の前記酸化珪素膜に燐または硼素をイオン
注入する工程と、マスクとして用いた前記フォトレジス
ト膜を除去したのち熱処理し前記酸化珪素膜を平坦化す
る工程と、平坦化された前記酸化珪素膜の表面をエッチ
ングする工程とを含んで構成される。
の製造方法は、半導体基板上に素子が疎でかつ素子に形
成されるコンタクト孔のアスペクト比が小さい複数の第
1の素子と素子が密でかつ素子に形成されるコンタクト
孔のアスペクト比が大きい複数の第2の素子を形成する
工程と、前記第1及び第2の素子上に燐または硼素の少
くとも一方を含む酸化珪素膜を形成する工程と、前記第
1の素子上の前記酸化珪素膜上にフォトレジスト膜を形
成する工程と、前記フォトレジスト膜をマスクとし前記
第2の素子上の前記酸化珪素膜に燐または硼素をイオン
注入する工程と、マスクとして用いた前記フォトレジス
ト膜を除去したのち熱処理し前記酸化珪素膜を平坦化す
る工程と、平坦化された前記酸化珪素膜の表面をエッチ
ングする工程とを含んで構成される。
【0009】
【作用】一般に酸化珪素膜に燐を添加すると、弗化水素
酸によるエッチングレートは高くなり、また添加される
燐の濃度が高ければ高い程エッチングレートは高くなる
。一方酸化珪素膜に硼素を添加すると、弗化水素酸によ
るエッチングレートは低くなることが知られている。 また、酸化珪素膜に燐または硼素を添加してゆくと、融
点が低下し、同一温度の熱処理を加えると、燐または硼
素を多く含む酸化珪素膜の方がより平坦な形状になるこ
とも広く知られている。
酸によるエッチングレートは高くなり、また添加される
燐の濃度が高ければ高い程エッチングレートは高くなる
。一方酸化珪素膜に硼素を添加すると、弗化水素酸によ
るエッチングレートは低くなることが知られている。 また、酸化珪素膜に燐または硼素を添加してゆくと、融
点が低下し、同一温度の熱処理を加えると、燐または硼
素を多く含む酸化珪素膜の方がより平坦な形状になるこ
とも広く知られている。
【0010】本発明では、上述の性質を利用することに
より、半導体集積回路内の集積度,微細度の異る部分の
層間絶縁膜の形状及び膜厚を各所に適したものへと調整
する。
より、半導体集積回路内の集積度,微細度の異る部分の
層間絶縁膜の形状及び膜厚を各所に適したものへと調整
する。
【0011】
【実施例】次に本発明について図面を参照して説明する
。図1(A)〜(D)は本発明の実施例を説明するため
の半導体チップの断面図である。
。図1(A)〜(D)は本発明の実施例を説明するため
の半導体チップの断面図である。
【0012】まず図1(A)に示すように、シリコン等
の半導体基板1上に素子分離酸化膜4を形成したのち、
拡散層2A,ゲート電極3A等からなる素子が疎な第1
の素子と、拡散層2B,ゲート電極3A等からなる素子
が密な第2の素子を形成する。次で全面に燐と硼素を含
む酸化珪素膜5を形成する。
の半導体基板1上に素子分離酸化膜4を形成したのち、
拡散層2A,ゲート電極3A等からなる素子が疎な第1
の素子と、拡散層2B,ゲート電極3A等からなる素子
が密な第2の素子を形成する。次で全面に燐と硼素を含
む酸化珪素膜5を形成する。
【0013】次に図1(B)に示すように、フォトレジ
スト膜6を塗布し、目合せ,露光,現像を行って、素子
の密である第2の素子の部分のフォトレジスト膜のみを
除去する。次にこのフォトレジスト膜6をマスクとし燐
をイオン注入法により添加する。図1(B)においてハ
ッチングの異る部分が燐イオンを添加した酸化珪素膜5
Aである。
スト膜6を塗布し、目合せ,露光,現像を行って、素子
の密である第2の素子の部分のフォトレジスト膜のみを
除去する。次にこのフォトレジスト膜6をマスクとし燐
をイオン注入法により添加する。図1(B)においてハ
ッチングの異る部分が燐イオンを添加した酸化珪素膜5
Aである。
【0014】次に図1(C)に示すように、フォトレジ
スト膜6を除去した後、熱処理を行ない酸化珪素膜を平
坦にする。前述したようにより高濃度の燐を含む素子の
密な第2の素子の部分がより平坦になる。
スト膜6を除去した後、熱処理を行ない酸化珪素膜を平
坦にする。前述したようにより高濃度の燐を含む素子の
密な第2の素子の部分がより平坦になる。
【0015】次に弗化水素酸等を含む溶液で適宜全面エ
ッチングを行うと、より高濃度の燐を含む素子の密な部
分上の酸化珪素膜5Aではエッチングレートが大きいた
め、図1(C)に示したように、酸化珪素膜5Aは酸化
珪素膜5より薄くなる。
ッチングを行うと、より高濃度の燐を含む素子の密な部
分上の酸化珪素膜5Aではエッチングレートが大きいた
め、図1(C)に示したように、酸化珪素膜5Aは酸化
珪素膜5より薄くなる。
【0016】次に図1(D)に示すように、これら酸化
珪素膜5,5Aをパターニングしコンタクト孔7を形成
する。次にスパッタリング法等により配線材料としての
アルミを被着したのちパターニングし、アルミ配線8を
形成する。
珪素膜5,5Aをパターニングしコンタクト孔7を形成
する。次にスパッタリング法等により配線材料としての
アルミを被着したのちパターニングし、アルミ配線8を
形成する。
【0017】このように本実施例によれば、素子上の酸
化珪素膜の厚さを変えているため、素子が疎な第1の素
子部におけるコンタクト孔のアスペクト比と、素子が密
な第2の素子部におけるコンタクト孔のアスペクト比を
ほぼ同一にすることが可能である。
化珪素膜の厚さを変えているため、素子が疎な第1の素
子部におけるコンタクト孔のアスペクト比と、素子が密
な第2の素子部におけるコンタクト孔のアスペクト比を
ほぼ同一にすることが可能である。
【0018】
【発明の効果】以上説明したように本発明は、酸化珪素
膜からなる層間絶縁膜上の所定の部分にフォトレジスト
からなるマスクを形成し、イオン注入法により燐又は硼
素を注入して熱処理後の層間絶縁膜の表面形状及びエッ
チングレートを変化させ、全面エッチング後の層間絶縁
膜の厚さを素子の密な部分で薄くすることにより、コン
タクト部での配線材料の段差被覆性を改善し、段切れを
防止すると同時に、素子の疎な部分で層間絶縁膜を厚く
残すことにより、ゲート電極等の素子の一部の露出を避
け層間絶縁膜上を走る配線材料と層間絶縁膜下の導伝体
との間に生じる容量を小さく抑え、半導体集積回路の処
理速度の低下を防ぐことができる。
膜からなる層間絶縁膜上の所定の部分にフォトレジスト
からなるマスクを形成し、イオン注入法により燐又は硼
素を注入して熱処理後の層間絶縁膜の表面形状及びエッ
チングレートを変化させ、全面エッチング後の層間絶縁
膜の厚さを素子の密な部分で薄くすることにより、コン
タクト部での配線材料の段差被覆性を改善し、段切れを
防止すると同時に、素子の疎な部分で層間絶縁膜を厚く
残すことにより、ゲート電極等の素子の一部の露出を避
け層間絶縁膜上を走る配線材料と層間絶縁膜下の導伝体
との間に生じる容量を小さく抑え、半導体集積回路の処
理速度の低下を防ぐことができる。
【図面の簡単な説明】
【図1】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図2】従来の半導体集積回路の製造方法を説明するた
めの半導体チップの断面図。
めの半導体チップの断面図。
1 半導体基板
2A,2B 拡散層
3A,3B ゲート電極
4 素子分離用酸化膜
5,5A 酸化珪素膜
6 フォトレジスト膜
7 コンタクト孔
8 アルミ配線
9 側壁部
Claims (1)
- 【請求項1】 半導体基板上に素子が疎でかつ素子に
形成されるコンタクト孔のアスペクト比が小さい複数の
第1の素子と素子が密でかつ素子に形成されるコンタク
ト孔のアスペクト比が大きい複数の第2の素子を形成す
る工程と、前記第1及び第2の素子上に燐または硼素の
少くとも一方を含む酸化珪素膜を形成する工程と、前記
第1の素子上の前記酸化珪素膜上にフォトレジスト膜を
形成する工程と、前記フォトレジスト膜をマスクとし前
記第2の素子上の前記酸化珪素膜に燐または硼素をイオ
ン注入する工程と、マスクとして用いた前記フォトレジ
スト膜を除去したのち熱処理し前記酸化珪素膜を平坦化
する工程と、平坦化された前記酸化珪素膜の表面をエッ
チングする工程とを含むことを特徴とする半導体集積回
路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3041475A JP3021711B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3041475A JP3021711B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04278538A true JPH04278538A (ja) | 1992-10-05 |
JP3021711B2 JP3021711B2 (ja) | 2000-03-15 |
Family
ID=12609388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3041475A Expired - Lifetime JP3021711B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3021711B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007165774A (ja) * | 2005-12-16 | 2007-06-28 | Mitsubishi Electric Corp | 薄膜積層基板、及びその製造方法、並びに表示装置 |
-
1991
- 1991-03-07 JP JP3041475A patent/JP3021711B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007165774A (ja) * | 2005-12-16 | 2007-06-28 | Mitsubishi Electric Corp | 薄膜積層基板、及びその製造方法、並びに表示装置 |
JP4684877B2 (ja) * | 2005-12-16 | 2011-05-18 | 三菱電機株式会社 | 薄膜積層基板、及びその製造方法、並びに表示装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3021711B2 (ja) | 2000-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2000058652A (ja) | 半導体装置のコンタクトホ―ル製造方法 | |
KR100408639B1 (ko) | Mim용량회로를 가진 집적회로장치 및 그의 제조방법 | |
US5888896A (en) | Method for making an electrical contact to a node location and process for forming a conductive line or other circuit component | |
JP3021711B2 (ja) | 半導体集積回路の製造方法 | |
KR100258228B1 (ko) | 게터링 단계를 갖는 반도체 장치의 제조방법 | |
JPH03263330A (ja) | 半導体装置 | |
KR100192365B1 (ko) | 반도체소자의 커패시터 제조방법 | |
JPS59195859A (ja) | 半導体装置の製造方法 | |
KR0171316B1 (ko) | 반도체 소자의 층간 절연막의 평탄화 방법 | |
KR0147648B1 (ko) | 반도체 장치의 층간절연층 평탄화방법 | |
JPH03239348A (ja) | 半導体装置及びその製造方法 | |
KR20020066585A (ko) | 반도체 소자의 비트라인 콘택 형성방법 | |
JPS63202953A (ja) | 半導体装置の製造方法 | |
KR100367732B1 (ko) | 커패시터 제조방법 | |
JPH0322690B2 (ja) | ||
KR0167097B1 (ko) | 반도체 장치의 금속 배선막 형성 방법 | |
CN114093813A (zh) | 一种用于半导体器件的接触孔的制作方法 | |
JPH03155635A (ja) | 半導体装置の製造方法 | |
JPH07321107A (ja) | 配線形成方法及び半導体装置 | |
JPS6279625A (ja) | 半導体装置の製造方法 | |
JPS63153859A (ja) | 半導体素子の製造方法 | |
JPH01241845A (ja) | 半導体装置の製造方法 | |
JPS6362255A (ja) | 半導体装置の平坦化方法 | |
JPH04122027A (ja) | 半導体集積回路装置の製造方法 | |
JPH0684901A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991214 |