JPH07321107A - 配線形成方法及び半導体装置 - Google Patents
配線形成方法及び半導体装置Info
- Publication number
- JPH07321107A JPH07321107A JP10572694A JP10572694A JPH07321107A JP H07321107 A JPH07321107 A JP H07321107A JP 10572694 A JP10572694 A JP 10572694A JP 10572694 A JP10572694 A JP 10572694A JP H07321107 A JPH07321107 A JP H07321107A
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- Japan
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- wiring
- conductive layer
- tungsten
- layer
- forming
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 絶縁部と配線部との表面の段差をなくして平
滑にし、これより上側に配線を容易に形成できる配線形
成方法を提供する。 【構成】 タングステンからなる導電層２上に形成した
レジストパターン３をマスクとして、酸素イオンを注入
して熱処理を施すことにより（ｄ）、導電層（タングス
テン層）２の一部を酸化タングステン層４に変質させて
高抵抗化し、残存するタングステン層からなるパターン
配線５を形成した後（ｅ）、パターン配線５及び酸化タ
ングステン層４上に絶縁膜６を成膜する（ｆ）。
滑にし、これより上側に配線を容易に形成できる配線形
成方法を提供する。 【構成】 タングステンからなる導電層２上に形成した
レジストパターン３をマスクとして、酸素イオンを注入
して熱処理を施すことにより（ｄ）、導電層（タングス
テン層）２の一部を酸化タングステン層４に変質させて
高抵抗化し、残存するタングステン層からなるパターン
配線５を形成した後（ｅ）、パターン配線５及び酸化タ
ングステン層４上に絶縁膜６を成膜する（ｆ）。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にその配線の形成方法に関するものである。
に関し、特にその配線の形成方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化多機能化に伴
い、微細化の進歩は目覚ましく、微細加工技術、及び多
層配線技術が重要となっている。特に、多層配線化は、
チップサイズの縮小に有効であるだけでなく、動作速度
の向上に有効である。
い、微細化の進歩は目覚ましく、微細加工技術、及び多
層配線技術が重要となっている。特に、多層配線化は、
チップサイズの縮小に有効であるだけでなく、動作速度
の向上に有効である。
【０００３】多層配線の形成方法として、層間の絶縁膜
を形成した後に配線材料からなる導電層を堆積し、フォ
トリソグラフィ技術を用いて回路パターンを形成し、ド
ライエッチングによりパターン配線を形成する方法が一
般的である。一方、チップ面積が縮小されているのに比
べて、デバイスを構成する膜の厚みはそれほど縮小され
ず、チップ面積の縮小化に伴いデバイス内またはデバイ
ス間には高段差が生じる。このような高段差は、その上
部に形成された導電層の細りを引き起こさせ、配線不良
の原因となる。
を形成した後に配線材料からなる導電層を堆積し、フォ
トリソグラフィ技術を用いて回路パターンを形成し、ド
ライエッチングによりパターン配線を形成する方法が一
般的である。一方、チップ面積が縮小されているのに比
べて、デバイスを構成する膜の厚みはそれほど縮小され
ず、チップ面積の縮小化に伴いデバイス内またはデバイ
ス間には高段差が生じる。このような高段差は、その上
部に形成された導電層の細りを引き起こさせ、配線不良
の原因となる。
【０００４】つまり、導電層をパターニングするための
フォトリソグラフィ工程にて、レジストの線幅が段差底
部で所望の値になるように露光条件を定めると、段差上
部では、導電層からの反射による過剰な露光が起こって
レジストの線幅が細ってしまう。また、段差端部では、
導電層からの反射によって、レジストの断面形状が矩形
ではなくなってしまう。このような不具合いが生じたレ
ジストパターンをマスクとして導電層をエッチングする
と、導電層の細りはより顕著になる。
フォトリソグラフィ工程にて、レジストの線幅が段差底
部で所望の値になるように露光条件を定めると、段差上
部では、導電層からの反射による過剰な露光が起こって
レジストの線幅が細ってしまう。また、段差端部では、
導電層からの反射によって、レジストの断面形状が矩形
ではなくなってしまう。このような不具合いが生じたレ
ジストパターンをマスクとして導電層をエッチングする
と、導電層の細りはより顕著になる。
【０００５】また、高段差が生じると段差端部における
導電層の実効膜厚が厚くなり、導電層のエッチングにお
いて、段差部が完全にエッチングされると、段差端部以
外の部分には過剰なエッチング（オーバエッチング）が
施されることになる。一般に、レジストと導電層とのエ
ッチングレート比は３程度であることから、オーバエッ
チングが施されると導電層の細りは甚だしくなる。
導電層の実効膜厚が厚くなり、導電層のエッチングにお
いて、段差部が完全にエッチングされると、段差端部以
外の部分には過剰なエッチング（オーバエッチング）が
施されることになる。一般に、レジストと導電層とのエ
ッチングレート比は３程度であることから、オーバエッ
チングが施されると導電層の細りは甚だしくなる。
【０００６】
【発明が解決しようとする課題】以上のような問題を解
決する方法として、平坦化技術がある。平坦化技術とし
ては、常圧Ｏ3 −ＴＥＯＳ法、ＳＯＧ(Spin on Glass)
法等が知られている。図３は、ＳＯＧ法を利用してパタ
ーン配線を形成する工程の一部を示す断面図である。シ
リコン基板１上に所定のパターンに絶縁膜13が形成さ
れ、この絶縁膜13に埋め込まれる態様にて配線７がパタ
ーン形成されている。配線７が形成されていない部分の
絶縁膜13上には、平坦化のためのＳＯＧ膜８が積層され
ている。各配線７の上側の絶縁膜は、その上方の配線と
の電気的接続を得るために、除去されていてヴィアホー
ル９となっている。図３に示すように、下地の絶縁膜13
の形状によって各配線７までの深さが異なるので、ヴィ
アホール９の深さが異なり、ヴィアホール９形成のため
の絶縁膜のエッチングが困難となる。
決する方法として、平坦化技術がある。平坦化技術とし
ては、常圧Ｏ3 −ＴＥＯＳ法、ＳＯＧ(Spin on Glass)
法等が知られている。図３は、ＳＯＧ法を利用してパタ
ーン配線を形成する工程の一部を示す断面図である。シ
リコン基板１上に所定のパターンに絶縁膜13が形成さ
れ、この絶縁膜13に埋め込まれる態様にて配線７がパタ
ーン形成されている。配線７が形成されていない部分の
絶縁膜13上には、平坦化のためのＳＯＧ膜８が積層され
ている。各配線７の上側の絶縁膜は、その上方の配線と
の電気的接続を得るために、除去されていてヴィアホー
ル９となっている。図３に示すように、下地の絶縁膜13
の形状によって各配線７までの深さが異なるので、ヴィ
アホール９の深さが異なり、ヴィアホール９形成のため
の絶縁膜のエッチングが困難となる。
【０００７】また、いずれの平坦化方法でも、埋め込ま
れる配線の幅またはピッチによって平坦化のための膜の
膜厚が異なるという埋めこみ特性のパターン依存性、ま
たは、平坦性の効果が下地の層の影響を受けるという下
地膜質依存性が残存しているので、問題である。更に、
絶対段差の低減も完全ではなくて問題がある。
れる配線の幅またはピッチによって平坦化のための膜の
膜厚が異なるという埋めこみ特性のパターン依存性、ま
たは、平坦性の効果が下地の層の影響を受けるという下
地膜質依存性が残存しているので、問題である。更に、
絶対段差の低減も完全ではなくて問題がある。
【０００８】本発明は斯かる事情に鑑みてなされたもの
であり、堆積した導電層の一部を高抵抗化してパターン
配線を形成することにより、簡単な工程によって、絶縁
膜堆積後の平坦化を容易に実現でき、その上側の配線も
容易に形成できる配線形成方法及びこの配線形成方法を
利用して形成したパターン配線を有する半導体装置を提
供することを目的とする。
であり、堆積した導電層の一部を高抵抗化してパターン
配線を形成することにより、簡単な工程によって、絶縁
膜堆積後の平坦化を容易に実現でき、その上側の配線も
容易に形成できる配線形成方法及びこの配線形成方法を
利用して形成したパターン配線を有する半導体装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本願の請求項１に係る配
線形成方法は、堆積した導電層の一部を高抵抗化して配
線を形成することを特徴とする。
線形成方法は、堆積した導電層の一部を高抵抗化して配
線を形成することを特徴とする。
【００１０】本願の請求項２に係る配線形成方法は、半
導体装置における配線を形成する方法において、絶縁膜
上に導電層を堆積する工程と、形成すべき配線パターン
以外の部分の前記導電層を高抵抗化する工程とを有する
ことを特徴とする。
導体装置における配線を形成する方法において、絶縁膜
上に導電層を堆積する工程と、形成すべき配線パターン
以外の部分の前記導電層を高抵抗化する工程とを有する
ことを特徴とする。
【００１１】本願の請求項３に係る配線形成方法は、請
求項２において、前記導電層の堆積後に酸素イオンを注
入して加熱処理を施すことにより配線パターン以外の部
分を高抵抗化することを特徴とする。
求項２において、前記導電層の堆積後に酸素イオンを注
入して加熱処理を施すことにより配線パターン以外の部
分を高抵抗化することを特徴とする。
【００１２】本願の請求項４に係る半導体装置は、配線
を備えた半導体装置において、導電層の一部を高抵抗化
してなる複数の絶縁部と、前記導電層の残部からなる複
数の配線部とを有することを特徴とする。
を備えた半導体装置において、導電層の一部を高抵抗化
してなる複数の絶縁部と、前記導電層の残部からなる複
数の配線部とを有することを特徴とする。
【００１３】
【作用】本発明では、堆積した導電層の一部を高抵抗化
し、高抵抗化した領域を絶縁体とし、高抵抗化しない領
域を配線層としてパターン配線を形成する。以下、導電
層としてタングステンを用いた場合を例にして本発明を
簡単に説明する。タングステンの比抵抗は 5.4×10-6Ω
・cmと低抵抗であるので、導電性材料として広く用いら
れているが、酸化すると比抵抗は上昇して絶縁物にな
る。タングステンの一般的な形成方法であるＣＶＤ法で
は、成膜初期の核密度が小さいために、柱状組織にな
る。従って、酸素は膜に対して垂直方向に拡散しやす
い。よって、任意の部所を高抵抗化することによって、
ドライエッチングなしに回路パターンを形成することが
できる。このときの高抵抗化する方法として、酸素イオ
ンを導電層（タングステン層）中に注入し熱処理等で酸
化する。絶縁部と配線部との高さに差はなく表面は平坦
であるので、この上側に多層配線を容易に形成できる。
し、高抵抗化した領域を絶縁体とし、高抵抗化しない領
域を配線層としてパターン配線を形成する。以下、導電
層としてタングステンを用いた場合を例にして本発明を
簡単に説明する。タングステンの比抵抗は 5.4×10-6Ω
・cmと低抵抗であるので、導電性材料として広く用いら
れているが、酸化すると比抵抗は上昇して絶縁物にな
る。タングステンの一般的な形成方法であるＣＶＤ法で
は、成膜初期の核密度が小さいために、柱状組織にな
る。従って、酸素は膜に対して垂直方向に拡散しやす
い。よって、任意の部所を高抵抗化することによって、
ドライエッチングなしに回路パターンを形成することが
できる。このときの高抵抗化する方法として、酸素イオ
ンを導電層（タングステン層）中に注入し熱処理等で酸
化する。絶縁部と配線部との高さに差はなく表面は平坦
であるので、この上側に多層配線を容易に形成できる。
【００１４】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。
いて具体的に説明する。
【００１５】図１，図２は本発明の配線形成方法の工程
を順に示した断面図である。まず、サイドウォール12を
有するゲート電極11と素子分離用の絶縁膜13とが形成さ
れたシリコン基板１ (図１（ａ）参照) 上に、タングス
テンからなる導電層２を膜厚およそ 300ｎｍにて形成す
る (図１（ｂ））。この際の形成条件は、例えば、プラ
ズマＣＶＤ法で、基板温度： 450℃、ＷＦ6 ／Ｎ2 ／Ａ
ｒ＝40／1800／2200ｓｃｃｍ、圧力：80Ｔｏｒｒであ
り、その堆積速度はおよそ 350ｎｍ／分である。基板上
に形成するタングステンの核密度は低いため、柱状の導
電層（タングステン層）２が形成される。次に、フォト
リソグラフィ技術を用いて、導電層２上にレジストパタ
ーン３を形成する (図１（ｃ））。
を順に示した断面図である。まず、サイドウォール12を
有するゲート電極11と素子分離用の絶縁膜13とが形成さ
れたシリコン基板１ (図１（ａ）参照) 上に、タングス
テンからなる導電層２を膜厚およそ 300ｎｍにて形成す
る (図１（ｂ））。この際の形成条件は、例えば、プラ
ズマＣＶＤ法で、基板温度： 450℃、ＷＦ6 ／Ｎ2 ／Ａ
ｒ＝40／1800／2200ｓｃｃｍ、圧力：80Ｔｏｒｒであ
り、その堆積速度はおよそ 350ｎｍ／分である。基板上
に形成するタングステンの核密度は低いため、柱状の導
電層（タングステン層）２が形成される。次に、フォト
リソグラフィ技術を用いて、導電層２上にレジストパタ
ーン３を形成する (図１（ｃ））。
【００１６】次に、イオン注入法を用いて酸素イオンを
導電層（タングステン層）２中に注入する (図２
（ｄ））。このときの注入条件は加速電圧： 200ｋｅ
ｖ、注入量：１×1017〜１×1018cm-2であって、平均距
離Ｒp が 132ｎｍとなる。
導電層（タングステン層）２中に注入する (図２
（ｄ））。このときの注入条件は加速電圧： 200ｋｅ
ｖ、注入量：１×1017〜１×1018cm-2であって、平均距
離Ｒp が 132ｎｍとなる。
【００１７】次に、レジストパターン３を剥離した後、
熱処理する (図２（ｅ））。熱処理条件としては、例え
ば、酸素雰囲気で基板温度： 800℃、処理時間：30分で
ある。このとき、イオン注入された酸素イオンによりタ
ングステンは酸化され高抵抗化する。タングステンが柱
状組織であることから、垂直方向の酸素の拡散が優先的
に進行し、イオン注入された部分のタングステン層４の
みが高抵抗化して絶縁体となる。この結果、タングステ
ンからなるパターン配線５が形成される。
熱処理する (図２（ｅ））。熱処理条件としては、例え
ば、酸素雰囲気で基板温度： 800℃、処理時間：30分で
ある。このとき、イオン注入された酸素イオンによりタ
ングステンは酸化され高抵抗化する。タングステンが柱
状組織であることから、垂直方向の酸素の拡散が優先的
に進行し、イオン注入された部分のタングステン層４の
みが高抵抗化して絶縁体となる。この結果、タングステ
ンからなるパターン配線５が形成される。
【００１８】次に、表面全域に、プラズマＴＥＯＳ法に
より絶縁膜６を形成する (図２（ｆ））。この際の形成
条件は、圧力：９Ｔｏｒｒ、ＴＥＯＳ／Ｏ2 ＝ 450／50
0 ｓｃｃｍ、基板温度： 370℃、高周波パワーＰrf：
2.5／cm2 であって、堆積速度はおよそ 850ｎｍ／分で
ある。
より絶縁膜６を形成する (図２（ｆ））。この際の形成
条件は、圧力：９Ｔｏｒｒ、ＴＥＯＳ／Ｏ2 ＝ 450／50
0 ｓｃｃｍ、基板温度： 370℃、高周波パワーＰrf：
2.5／cm2 であって、堆積速度はおよそ 850ｎｍ／分で
ある。
【００１９】以上のような本方法によれば、酸化された
タングステン層４が配線間の埋め込みを行ない、自己平
坦化が為されるため、上側の配線を形成するための平坦
化が不要となる。更に、本方法を用いて上側の配線を形
成すれば、３層以上の多層配線も容易に形成できる。
タングステン層４が配線間の埋め込みを行ない、自己平
坦化が為されるため、上側の配線を形成するための平坦
化が不要となる。更に、本方法を用いて上側の配線を形
成すれば、３層以上の多層配線も容易に形成できる。
【００２０】なお、本実施例では、導電層２の材料とし
てタングステンを用いたが、タングステン系合金，銅系
合金またはアルミニウム系合金でもよい。また、本実施
例では、高抵抗化するために注入するイオンとして酸素
イオンを用いたが、高抵抗化を実現できるのであれば、
ボロンまたは窒素等を注入するようにしてもよい。
てタングステンを用いたが、タングステン系合金，銅系
合金またはアルミニウム系合金でもよい。また、本実施
例では、高抵抗化するために注入するイオンとして酸素
イオンを用いたが、高抵抗化を実現できるのであれば、
ボロンまたは窒素等を注入するようにしてもよい。
【００２１】
【発明の効果】以上のように、本発明では、形成すべき
回路パターン部以外の導電材料を高抵抗化することによ
り配線を形成するので、従来のＳＯＧ法等の平坦化技術
を用いることなく、簡単な工程により、次工程の絶縁膜
堆積後の平坦性を実現できる。また、その後のヴィアホ
ール深さの差を低減でき、ヴィア形成のためのエッチン
グも容易になり、更に、多層化するためのレジストパタ
ーン形成不良も低減できて、多層配線構造を有する半導
体装置の歩留りが飛躍的に向上する。
回路パターン部以外の導電材料を高抵抗化することによ
り配線を形成するので、従来のＳＯＧ法等の平坦化技術
を用いることなく、簡単な工程により、次工程の絶縁膜
堆積後の平坦性を実現できる。また、その後のヴィアホ
ール深さの差を低減でき、ヴィア形成のためのエッチン
グも容易になり、更に、多層化するためのレジストパタ
ーン形成不良も低減できて、多層配線構造を有する半導
体装置の歩留りが飛躍的に向上する。
【図１】本発明の配線形成方法の手順を示す断面図であ
る。
る。
【図２】本発明の配線形成方法の手順を示す断面図であ
る。
る。
【図３】従来の配線形成方法の問題点を説明するための
断面図である。
断面図である。
１ シリコン基板 ２ 導電層（タングステン層） ３ レジストパターン ４ 酸化されたタングステン層 ５ パターン配線 ６ 絶縁膜
Claims (4)
- 【請求項１】 堆積した導電層の一部を高抵抗化して配
線を形成することを特徴とする配線形成方法。 - 【請求項２】 半導体装置における配線を形成する方法
において、絶縁膜上に導電層を堆積する工程と、形成す
べき配線パターン以外の部分の前記導電層を高抵抗化す
る工程とを有することを特徴とする配線形成方法。 - 【請求項３】 前記導電層の堆積後に酸素イオンを注入
して加熱処理を施すことにより配線パターン以外の部分
を高抵抗化することを特徴とする請求項２記載の配線形
成方法。 - 【請求項４】 配線を備えた半導体装置において、導電
層の一部を高抵抗化してなる複数の絶縁部と、前記導電
層の残部からなる複数の配線部とを有することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10572694A JPH07321107A (ja) | 1994-05-19 | 1994-05-19 | 配線形成方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10572694A JPH07321107A (ja) | 1994-05-19 | 1994-05-19 | 配線形成方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321107A true JPH07321107A (ja) | 1995-12-08 |
Family
ID=14415315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10572694A Pending JPH07321107A (ja) | 1994-05-19 | 1994-05-19 | 配線形成方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321107A (ja) |
-
1994
- 1994-05-19 JP JP10572694A patent/JPH07321107A/ja active Pending
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