JPH04144231A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04144231A JPH04144231A JP26896090A JP26896090A JPH04144231A JP H04144231 A JPH04144231 A JP H04144231A JP 26896090 A JP26896090 A JP 26896090A JP 26896090 A JP26896090 A JP 26896090A JP H04144231 A JPH04144231 A JP H04144231A
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- Pending
Links
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に、平坦な層
間絶縁膜を形成する方法に関する。
間絶縁膜を形成する方法に関する。
従来平坦な眉間絶縁膜を形成する方法としては、ＰＳＧ
膜あるいはＢＰＳＧ膜を高温でリフローさせる方法が一
般的であった。しかし近年、半導体装置の微細化が進む
につれて、リフロー技術だけでは十分な平坦性が得られ
なくなり、塗布膜を用いた平坦化技術やエッチバック法
による平坦化技術を使用するようになった。
膜あるいはＢＰＳＧ膜を高温でリフローさせる方法が一
般的であった。しかし近年、半導体装置の微細化が進む
につれて、リフロー技術だけでは十分な平坦性が得られ
なくなり、塗布膜を用いた平坦化技術やエッチバック法
による平坦化技術を使用するようになった。
第３図（ａ）〜（ｅ）に示す従来の製造方法について、
図面を参照にして説明する。第３図（ａ＞は半導体装置
の製造途中の一断面図である。ここで１はシリコン基板
、２は５ｉ０２膜、３は多結晶シリコン配線である０次
に第３図（ｂ）に示すように、常圧ＣＶＤ法にてＢＰＳ
Ｇ膜４を成長する。常圧ＣＶＤ法によるＢＰＳＧ膜は段
差側壁部でオーバーハングになるため、高温でリフロー
しても、第３図（ｃ）に示すように、十分な平坦性は得
られない。そこで第３図（ｄ）に示すように、シリカ塗
布膜６で平坦化する０次に第３図＜ｅ）に示すように、
ドライエツチング技術によりＢＰＳＧ膜とシリカ塗布膜
とのエツチング速度が同じになる条件でエツチングし、
リフロー後のＢＰＳＧ膜５が平坦になったところでエッ
チングを中止する。以上の方法により、層間絶縁膜の平
坦化を行なうことができる。
図面を参照にして説明する。第３図（ａ＞は半導体装置
の製造途中の一断面図である。ここで１はシリコン基板
、２は５ｉ０２膜、３は多結晶シリコン配線である０次
に第３図（ｂ）に示すように、常圧ＣＶＤ法にてＢＰＳ
Ｇ膜４を成長する。常圧ＣＶＤ法によるＢＰＳＧ膜は段
差側壁部でオーバーハングになるため、高温でリフロー
しても、第３図（ｃ）に示すように、十分な平坦性は得
られない。そこで第３図（ｄ）に示すように、シリカ塗
布膜６で平坦化する０次に第３図＜ｅ）に示すように、
ドライエツチング技術によりＢＰＳＧ膜とシリカ塗布膜
とのエツチング速度が同じになる条件でエツチングし、
リフロー後のＢＰＳＧ膜５が平坦になったところでエッ
チングを中止する。以上の方法により、層間絶縁膜の平
坦化を行なうことができる。
上述した従来の眉間絶縁膜の形成方法では、全面を同じ
速度でエツチングするので、エツチングン速度のバラツ
キなどによりシリカ塗布膜が残ったり、エツチングしす
ぎたりする。シリカ塗布膜が残ると後工程でのウエット
エツチングン工程、例えば、コンタクト孔の形成工程で
シリカ塗布膜がエツチングされてしまいレジストのはが
れが生じるなど製造歩留りを低下させる。またシリカ塗
布膜を完全に除去するためにオーバーエツチングを行う
と平坦性が悪化するばかりでなく層間絶縁膜が薄くなり
、絶縁耐圧が劣化するなど信頼性を著しく低下させる。
速度でエツチングするので、エツチングン速度のバラツ
キなどによりシリカ塗布膜が残ったり、エツチングしす
ぎたりする。シリカ塗布膜が残ると後工程でのウエット
エツチングン工程、例えば、コンタクト孔の形成工程で
シリカ塗布膜がエツチングされてしまいレジストのはが
れが生じるなど製造歩留りを低下させる。またシリカ塗
布膜を完全に除去するためにオーバーエツチングを行う
と平坦性が悪化するばかりでなく層間絶縁膜が薄くなり
、絶縁耐圧が劣化するなど信頼性を著しく低下させる。
本発明の半導体装置の製造方法は、半導体基板の一主面
上に眉間絶縁膜を形成する工程であって、ＣＶＤ法にて
不純物を含む酸化シリコン膜を成長する工程と、該酸化
シリコン膜をスパッタエツチングする工程と、該不純物
を含む酸化シリコン膜をリフローする工程とを含むこと
を特徴としている。
上に眉間絶縁膜を形成する工程であって、ＣＶＤ法にて
不純物を含む酸化シリコン膜を成長する工程と、該酸化
シリコン膜をスパッタエツチングする工程と、該不純物
を含む酸化シリコン膜をリフローする工程とを含むこと
を特徴としている。
スパッタエツチング速度はスパッタガスの方向に対し、
４５°の傾斜をもつ面が最も速いため段差上に形成され
た酸化シリコン膜をスバツタエツチングンすると、段差
部の肩の部分が４５°の傾斜をもってエツチングされ、
オーバーハング形状が改善される。したがって形状が改
善された不純物含有の酸化シリコン膜をリフローすれば
、平坦性の良好な眉間絶縁膜が形成できる。
４５°の傾斜をもつ面が最も速いため段差上に形成され
た酸化シリコン膜をスバツタエツチングンすると、段差
部の肩の部分が４５°の傾斜をもってエツチングされ、
オーバーハング形状が改善される。したがって形状が改
善された不純物含有の酸化シリコン膜をリフローすれば
、平坦性の良好な眉間絶縁膜が形成できる。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの半導体装置の工程順断面図である。ここで１はシリ
コン基板、２は５ｉｏｚｌｌｌ！、３は多結晶シリコン
配線、４はＢＰＳＧ膜である。第１図（ａ）に示すよう
に多結晶シリコン配線３上にＢＰＳＧ膜４を常圧ＣＶＤ
法にて成長すると段差部でＢＰＳＧ膜４がオーバーハン
グ上に形成される。次に第１図（ｂ）に示すようにＡｒ
イオンによりスパッタエツチングを行うと、段差部の肩
の部分が４５°の角度でエツチングされ、オーバーハン
グ形状が改善される。次に第１図（ｃ）に示すようにＮ
２雰囲気にて熱処理を行うことによりリフローする。リ
フロー前の形状が良好なためリフロー後の平坦性も良好
である。本発明では平坦部のＢ Ｐ Ｓ ＧＩＩ４はあ
まりエツチングされずに形状が改善されるためオーバー
エツチングを行なってもＢＰＳＧ膜４の膜厚が極端に薄
くならないため絶縁耐圧の劣化はおきない。
めの半導体装置の工程順断面図である。ここで１はシリ
コン基板、２は５ｉｏｚｌｌｌ！、３は多結晶シリコン
配線、４はＢＰＳＧ膜である。第１図（ａ）に示すよう
に多結晶シリコン配線３上にＢＰＳＧ膜４を常圧ＣＶＤ
法にて成長すると段差部でＢＰＳＧ膜４がオーバーハン
グ上に形成される。次に第１図（ｂ）に示すようにＡｒ
イオンによりスパッタエツチングを行うと、段差部の肩
の部分が４５°の角度でエツチングされ、オーバーハン
グ形状が改善される。次に第１図（ｃ）に示すようにＮ
２雰囲気にて熱処理を行うことによりリフローする。リ
フロー前の形状が良好なためリフロー後の平坦性も良好
である。本発明では平坦部のＢ Ｐ Ｓ ＧＩＩ４はあ
まりエツチングされずに形状が改善されるためオーバー
エツチングを行なってもＢＰＳＧ膜４の膜厚が極端に薄
くならないため絶縁耐圧の劣化はおきない。
次に本発明の第２の実施例を図面を参照して説明する。
第２図（ａ）〜（ｄ）は第２の実施例の半導体装置の工
程順断面図である。第２図（ａ）に示すように多結晶シ
リコン配線３を形成後に第１のＢＰＳＧ膜４ａを常圧Ｃ
ＶＤ法にて成長する０次に第２図（ｂ）に示すように第
１のＢＰＳＧ膜４ａをＡｒイオンにてスパッタエツチン
グする。ここでスパッタエツチングは多結晶シリコン配
線３の肩があられれるまで行う。次に第２図（ｃ）に示
すごとく第２のＢＰＳＧＭ４ｂを常圧ＣＶＤ法にて成長
する。次に第２図（ｄ）に示すように第１及び第２のＢ
ＰＳＧＷＸをリフローする。第１のＢＰＳＧ膜４ａは充
分なスパッタエツチングを行なっているため良好な形状
を有している。したがって第２のＢＰＳＧ膜４ｂも良好
な力バッジが得られる。そのためリフロー後のＢＰＳＧ
膜５の平坦性もよりいっそう良好となる。さらに第１の
ＢＰＳＧＭ４ａが薄くなっても第２のＢＰＳＧ膜４ｂを
堆積するため絶縁耐圧は良好である。
程順断面図である。第２図（ａ）に示すように多結晶シ
リコン配線３を形成後に第１のＢＰＳＧ膜４ａを常圧Ｃ
ＶＤ法にて成長する０次に第２図（ｂ）に示すように第
１のＢＰＳＧ膜４ａをＡｒイオンにてスパッタエツチン
グする。ここでスパッタエツチングは多結晶シリコン配
線３の肩があられれるまで行う。次に第２図（ｃ）に示
すごとく第２のＢＰＳＧＭ４ｂを常圧ＣＶＤ法にて成長
する。次に第２図（ｄ）に示すように第１及び第２のＢ
ＰＳＧＷＸをリフローする。第１のＢＰＳＧ膜４ａは充
分なスパッタエツチングを行なっているため良好な形状
を有している。したがって第２のＢＰＳＧ膜４ｂも良好
な力バッジが得られる。そのためリフロー後のＢＰＳＧ
膜５の平坦性もよりいっそう良好となる。さらに第１の
ＢＰＳＧＭ４ａが薄くなっても第２のＢＰＳＧ膜４ｂを
堆積するため絶縁耐圧は良好である。
以上説明したように本発明は、眉間絶縁膜をスパッタエ
ツチングし、オーバーハング形状を改善した後、リフロ
ーするため、平坦性に優れる眉間絶縁膜が簡便に形成で
きるという効果を有する。
ツチングし、オーバーハング形状を改善した後、リフロ
ーするため、平坦性に優れる眉間絶縁膜が簡便に形成で
きるという効果を有する。
また本発明ではシリカなどの塗布膜を使用しないで平坦
化が達成できるなめ、エツチングに対するプロセスマー
ジンが広がり製造歩留りを著しく向上できる。
化が達成できるなめ、エツチングに対するプロセスマー
ジンが広がり製造歩留りを著しく向上できる。
第１図（ａ）〜（ｃ）は本発明の第１の実施例の工程順
断面図、第２図＜ａ）〜（ｄ）は第２の実施例の工程順
断面図、第３図（ａ）〜（ｅ）は従来技術を説明するた
めの工程順断面図である。 １・・・シリコン基板、２・・ＳｉＣ２膜、３・・・多
結晶シリコン配線、４・・ＢＰＳＧ膜、４ａ・・・第１
のＢＰＳＧ膜、４ｂ・・・第２のＢＰＳＧ膜、５・・・
リフロー後のＢＰＳＧ膜。
断面図、第２図＜ａ）〜（ｄ）は第２の実施例の工程順
断面図、第３図（ａ）〜（ｅ）は従来技術を説明するた
めの工程順断面図である。 １・・・シリコン基板、２・・ＳｉＣ２膜、３・・・多
結晶シリコン配線、４・・ＢＰＳＧ膜、４ａ・・・第１
のＢＰＳＧ膜、４ｂ・・・第２のＢＰＳＧ膜、５・・・
リフロー後のＢＰＳＧ膜。
Claims (1)
- 配線が施された半導体基板の一主面上にＣＶＤ法にて
不純物を含む酸化シリコン膜を成長する工程と、該酸化
シリコン膜をスパッタエッチングする工程と、該不純物
を含む酸化シリコン膜をリフローする工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26896090A JPH04144231A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26896090A JPH04144231A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144231A true JPH04144231A (ja) | 1992-05-18 |
Family
ID=17465691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26896090A Pending JPH04144231A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144231A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970052911A (ko) * | 1995-12-29 | 1997-07-29 | 김주용 | 반도체 소자의 평탄화 방법 |
| KR100678006B1 (ko) * | 2002-12-30 | 2007-02-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 층간 절연막 형성 방법 |
-
1990
- 1990-10-05 JP JP26896090A patent/JPH04144231A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970052911A (ko) * | 1995-12-29 | 1997-07-29 | 김주용 | 반도체 소자의 평탄화 방법 |
| KR100678006B1 (ko) * | 2002-12-30 | 2007-02-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 층간 절연막 형성 방법 |
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