JPH05335297A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05335297A JPH05335297A JP13643892A JP13643892A JPH05335297A JP H05335297 A JPH05335297 A JP H05335297A JP 13643892 A JP13643892 A JP 13643892A JP 13643892 A JP13643892 A JP 13643892A JP H05335297 A JPH05335297 A JP H05335297A
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- JP
- Japan
- Prior art keywords
- insulating film
- photoresist
- film
- semiconductor chip
- stepped portion
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- Withdrawn
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】金属配線形成時の異常の原因となる半導体チッ
プ表面の段差を低減する。 【構成】段差を有する絶縁膜２上にＣＶＤ法により絶縁
膜３を形成し、フォトレジスト４のパターニングにより
段差の低い部分にレジストを残し段差の高い部分の絶縁
膜のみエッチングにより除去する。その後レジスト４を
剥離し、熱処理により絶縁膜をリフローさせることで半
導体チップ表面の段差を低減する。 【効果】従来チップ中央回路部と周辺回路部の段差のよ
うに、段差の低減が困難であった広いパターンの段差を
低減することが可能となった。
プ表面の段差を低減する。 【構成】段差を有する絶縁膜２上にＣＶＤ法により絶縁
膜３を形成し、フォトレジスト４のパターニングにより
段差の低い部分にレジストを残し段差の高い部分の絶縁
膜のみエッチングにより除去する。その後レジスト４を
剥離し、熱処理により絶縁膜をリフローさせることで半
導体チップ表面の段差を低減する。 【効果】従来チップ中央回路部と周辺回路部の段差のよ
うに、段差の低減が困難であった広いパターンの段差を
低減することが可能となった。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に絶縁膜により段差を低減させる技術に関す
る。
に関し、特に絶縁膜により段差を低減させる技術に関す
る。
【０００２】
【従来の技術】従来半導体チップの絶縁膜を形成し、段
差を低減する場合ＳｉＨ4 系ＢＰＳＧ膜または、ＴＥＯ
Ｓ系ＢＰＳＧ膜（以下ＢＰＳＧ膜と記す）をウェーハ全
面に堆積させ、熱処理によりリフローさせていた。
差を低減する場合ＳｉＨ4 系ＢＰＳＧ膜または、ＴＥＯ
Ｓ系ＢＰＳＧ膜（以下ＢＰＳＧ膜と記す）をウェーハ全
面に堆積させ、熱処理によりリフローさせていた。
【０００３】
【発明が解決しようとする課題】この従来のＢＰＳＧ膜
をウェーハ全面に堆積し、熱処理によりリフローさせる
方法では、回路内の微小なスペースの段差は、平坦化さ
れるがチップ周辺回路部とチップ中央回路部との段差の
ような、広いスペースの段差は平坦化されない。この為
絶縁膜形成後の金属配線形成におけるフォトレジストの
露光時にフォーカスのズレが生じレジストパターンの形
状が異常になり、歩留低下や品質低下をもたらすという
問題点が有った。
をウェーハ全面に堆積し、熱処理によりリフローさせる
方法では、回路内の微小なスペースの段差は、平坦化さ
れるがチップ周辺回路部とチップ中央回路部との段差の
ような、広いスペースの段差は平坦化されない。この為
絶縁膜形成後の金属配線形成におけるフォトレジストの
露光時にフォーカスのズレが生じレジストパターンの形
状が異常になり、歩留低下や品質低下をもたらすという
問題点が有った。
【０００４】本発明の目的は、チップ内の広いスペース
の段差を平坦化することで絶縁膜形成後の金属配線形成
におけるフォトレジストのパターン異常を防止し、かつ
信頼性の高い半導体装置を高歩留りで製造できる半導体
装置の製造方法を提供することにある。
の段差を平坦化することで絶縁膜形成後の金属配線形成
におけるフォトレジストのパターン異常を防止し、かつ
信頼性の高い半導体装置を高歩留りで製造できる半導体
装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＣＶＤ法で絶縁膜を堆積した後フォトレジス
トによりパターニングし、チップ中央回路部のような、
段差の高い部分の絶縁膜をエッチングにより除去する。
その後熱処理により絶縁膜をリフローさせるというもの
である。
造方法は、ＣＶＤ法で絶縁膜を堆積した後フォトレジス
トによりパターニングし、チップ中央回路部のような、
段差の高い部分の絶縁膜をエッチングにより除去する。
その後熱処理により絶縁膜をリフローさせるというもの
である。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を説明するために工程順に
示した半導体素子の断面図である。
る。図１は本発明の一実施例を説明するために工程順に
示した半導体素子の断面図である。
【０００７】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１に図示しないトランジスタのどの素子、酸化
シリコン膜２（フィールド酸化膜や、層間絶縁膜など）
を形成し、半導体チップ周辺回路部と、半導体チップ中
央回路部とに２μｍの段差を付けた半導体チップ（実際
にはウェーハ）を準備し、図１（ｂ）に示すようにＢＰ
ＳＧ膜３を１μｍの厚さ成長させる。次に図１（ｃ）に
示すようにフォトレジスト４を塗布し、半導体チップ中
央回路部（段差の高い所）をパターニングする。
コン基板１に図示しないトランジスタのどの素子、酸化
シリコン膜２（フィールド酸化膜や、層間絶縁膜など）
を形成し、半導体チップ周辺回路部と、半導体チップ中
央回路部とに２μｍの段差を付けた半導体チップ（実際
にはウェーハ）を準備し、図１（ｂ）に示すようにＢＰ
ＳＧ膜３を１μｍの厚さ成長させる。次に図１（ｃ）に
示すようにフォトレジスト４を塗布し、半導体チップ中
央回路部（段差の高い所）をパターニングする。
【０００８】この後バッファード弗酸（弗酸：弗化アン
モン＝６：３０）にてＢＰＳＧ膜３を７分間エッチング
し、段差の高い部分上のＢＰＳＧ膜を除去する。（図１
（ｄ）参照）次いでフォトレジスト４を剥離する。（図
１（ｅ）参照）次に電気炉にて温度９００℃，窒素雰囲
気中で３０分間の熱処理を行うことで図１（ｆ）に示す
ような形状になり段差が１μｍまで低減される。又この
方法を２回繰り返すことで完全な平坦化が得られる。
モン＝６：３０）にてＢＰＳＧ膜３を７分間エッチング
し、段差の高い部分上のＢＰＳＧ膜を除去する。（図１
（ｄ）参照）次いでフォトレジスト４を剥離する。（図
１（ｅ）参照）次に電気炉にて温度９００℃，窒素雰囲
気中で３０分間の熱処理を行うことで図１（ｆ）に示す
ような形状になり段差が１μｍまで低減される。又この
方法を２回繰り返すことで完全な平坦化が得られる。
【０００９】図２は本発明の他の実施例により形成され
た半導体素子の断面図である。この実施例は、Ｐ型シリ
コン基板を０．５μｍ埋り下げる方法と上記方法を組み
合せたもので、段差が０．５μｍまで低減される。
た半導体素子の断面図である。この実施例は、Ｐ型シリ
コン基板を０．５μｍ埋り下げる方法と上記方法を組み
合せたもので、段差が０．５μｍまで低減される。
【００１０】
【発明の効果】以上説明したように、本発明は、チップ
内の広いスペースの段差を平坦化することで、絶縁膜形
成後の金属配線形成におけるフォトレジストのパターン
異常を防止し、かつ信頼性の高い半導体装置を高歩留り
で製造できる効果がある。
内の広いスペースの段差を平坦化することで、絶縁膜形
成後の金属配線形成におけるフォトレジストのパターン
異常を防止し、かつ信頼性の高い半導体装置を高歩留り
で製造できる効果がある。
【図１】本発明の一実施例を説明するために工程順に示
した半導体素子の断面図である。
した半導体素子の断面図である。
【図２】本発明の他の実施例により形成された半導体素
子の断面図である。
子の断面図である。
１ Ｐ型シリコン基板 ２ 酸化シリコン膜 ３ ＢＰＳＧ膜 ４ フォトレジスト
Claims (1)
- 【請求項１】 半導体基板上にＣＶＤ法で絶縁膜を堆積
する工程を有する半導体装置の製造方法において、チッ
プ周辺回路部とチップ中央回路部の境に生じる広範囲な
段差を持つ半導体チップ上に絶縁膜を形成し、フォトレ
ジストによるパターニングを行い、段差の高い部分をエ
ッチングにて除去し、段差の低い部分の絶縁膜を残すこ
とにより平坦化することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13643892A JPH05335297A (ja) | 1992-05-28 | 1992-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13643892A JPH05335297A (ja) | 1992-05-28 | 1992-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335297A true JPH05335297A (ja) | 1993-12-17 |
Family
ID=15175133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13643892A Withdrawn JPH05335297A (ja) | 1992-05-28 | 1992-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335297A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405800A (en) * | 1993-07-13 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor memory device |
-
1992
- 1992-05-28 JP JP13643892A patent/JPH05335297A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405800A (en) * | 1993-07-13 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |