JPH01244635A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01244635A JPH01244635A JP7147888A JP7147888A JPH01244635A JP H01244635 A JPH01244635 A JP H01244635A JP 7147888 A JP7147888 A JP 7147888A JP 7147888 A JP7147888 A JP 7147888A JP H01244635 A JPH01244635 A JP H01244635A
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- Japan
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- oxide film
- field oxide
- film
- element isolation
- isolation region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
選択酸化法を用いた素子分離領域の形成方法に関し５
素子骨ＭｅＭ域上を平坦化して段差をなくすことにより
後工程でのゲート電極配線やＮ配線の断線を防止するこ
とを目的とし。
後工程でのゲート電極配線やＮ配線の断線を防止するこ
とを目的とし。
半導体基板上の所定の位置に選択酸化法によりフィール
ド酸化膜を形成して素子分離領域を形成する半導体装置
の製造方法において、フィールド酸化膜を形成した後、
半導体基板およびフィールド酸化膜の上の酸化膜や窒化
膜などの余分な形成物を除去する工程と、半導体基板お
よびフィールド酸化膜の上にＢを含有したスピンオング
ラスを塗布する工程と、Ｂを含有したスピンオングラス
およびフィールド酸化膜をエツチングして素子分離領域
を平坦にする工程とを設けるように構成する。
ド酸化膜を形成して素子分離領域を形成する半導体装置
の製造方法において、フィールド酸化膜を形成した後、
半導体基板およびフィールド酸化膜の上の酸化膜や窒化
膜などの余分な形成物を除去する工程と、半導体基板お
よびフィールド酸化膜の上にＢを含有したスピンオング
ラスを塗布する工程と、Ｂを含有したスピンオングラス
およびフィールド酸化膜をエツチングして素子分離領域
を平坦にする工程とを設けるように構成する。
本発明は、半導体装置の製造方法、特に選択酸化法を用
いた素子分離領域の形成方法に関する。
いた素子分離領域の形成方法に関する。
ＬＯＣＯ３法（選択酸化法）を用いた素子分離（アイソ
レージタン）は、バイポーラＬＳＩだけでなく、ＭＯ３
ＬＳＩのフィールド部の形成などにおいても盛んに用い
られている。
レージタン）は、バイポーラＬＳＩだけでなく、ＭＯ３
ＬＳＩのフィールド部の形成などにおいても盛んに用い
られている。
しかしながら、ＬＯＣＯ３法で形成したフィールド酸化
膜では、バーズビーク（鳥のくちばし）やバーズヘッド
（鳥の頭）が問題になる。
膜では、バーズビーク（鳥のくちばし）やバーズヘッド
（鳥の頭）が問題になる。
バーズビークは、ＭＯ３ＬＳＩにおいて、アイソレーシ
ョン面積の拡がりが大きくなると共にＭＯ３ＬＳ Ｉを
構成するトランジスタの寸法の変動の原因になるので、
パターンを設計する際の制約要因になる。
ョン面積の拡がりが大きくなると共にＭＯ３ＬＳ Ｉを
構成するトランジスタの寸法の変動の原因になるので、
パターンを設計する際の制約要因になる。
バーズビークは、半導体基板をエツチングして凹部を形
成してから、酸化を行う方法をとることにより、ある程
度防ぐことができる。
成してから、酸化を行う方法をとることにより、ある程
度防ぐことができる。
近年のＬＳＩの高集積化に伴い、ＬＳＩを構成する素子
の横方向の微細化技術は進歩しているが。
の横方向の微細化技術は進歩しているが。
縦方向の縮小化は、抵抗や絶縁の問題があり、あまり進
歩していない、そこで１段差が厳しくなってきており、
各工程での平坦化が必要になってきている。
歩していない、そこで１段差が厳しくなってきており、
各工程での平坦化が必要になってきている。
このような状況の中でバーズヘッドの存在は。
何とかしなければならない問題であるが、有効な解決策
が見出されていないのが現状である。
が見出されていないのが現状である。
本発明は、この問題に一つの解決策を与えるためになさ
れたものである。
れたものである。
（従来例１）
第６図は、従来例１を示す図である。
第６図において、６１はＳｉ基板、６２はフィールド酸
化膜、６３はバーズビーク、６４はバーズヘッドである
。
化膜、６３はバーズビーク、６４はバーズヘッドである
。
以下、従来例１の製造方法を説明する。
（工程１）
Ｓｉ＝ｉ板６１板上１厚さ３００人の５ｉ０１膜を形成
し、その上に厚さ１５００人の５ｉｓＮｎ膜を形成する
。
し、その上に厚さ１５００人の５ｉｓＮｎ膜を形成する
。
（工程２）
フォトリソグラフィ技術により、フィールド部の３４０
ｇ膜および５ｉｓＮａ膜からなる２層膜を除去する。
ｇ膜および５ｉｓＮａ膜からなる２層膜を除去する。
（工程３）
ウェット酸化してフィールド酸化膜６２を形成する。
（工程４）
ウェット・エツチングにより、 ５ｉ０１膜および５ｉ
Ｊ４膜からなる２Ｉｉ１１１を除去する。
Ｊ４膜からなる２Ｉｉ１１１を除去する。
以上のようにして第６図に示すものが製造される。
第６図に示したもので問題になるのは、フィールド酸化
膜に横方向に拡がったバーズビークと縦方向に出っ張っ
たバーズヘッドである。
膜に横方向に拡がったバーズビークと縦方向に出っ張っ
たバーズヘッドである。
バーズビークは、ＬＳＩを構成する素子の面積を大きく
する原因になり、バーズヘッドは、その上に形成される
ゲート電極配線やＮ配線の断線の原因になる。
する原因になり、バーズヘッドは、その上に形成される
ゲート電極配線やＮ配線の断線の原因になる。
（従来例２）
第７図（ａ）および（ｂ）は、従来例２を示す図である
。
。
従来例２は、従来例１で問題になったバーズビークを小
さくするために考えられたものである。
さくするために考えられたものである。
第７図（ａ）および（ｂ）において、７１はＳｉ基板、
７２は３４０ｇ膜、７３は５ｉＪａ膜、７４は開孔部、
７５はフィールド酸化膜、７６はバーズヘッドである。
７２は３４０ｇ膜、７３は５ｉＪａ膜、７４は開孔部、
７５はフィールド酸化膜、７６はバーズヘッドである。
以下、従来例２の製造方法を説明する。
（工程１）
Ｓｉ基板７１の上に厚さ３００人のＳｉｎ、膜７２を形
成し、その上に厚さ１５００人の５ｉｓＮａ膜７３を形
成する。
成し、その上に厚さ１５００人の５ｉｓＮａ膜７３を形
成する。
（工程２）
フォトリソグラフィ技術により、フィールド部のＳｉＯ
□膜および５ｉｓＮａ膜からなる２層膜を除去する。
□膜および５ｉｓＮａ膜からなる２層膜を除去する。
（工程３．第７図（ａ）参照）
異方性ドライ・エツチングによりフィールド部のＳｉ基
板７１を０．３μｍの深さに除去して、開孔部７４を形
成する。
板７１を０．３μｍの深さに除去して、開孔部７４を形
成する。
（工程４）
ウェット酸化してフィールド酸化膜７５を形成する。
（工程５．第７図（ｂ）参照）
ウェット・エツチングにより、 ＳｉＯ□膜７２膜上２
５ｉＪａ膜７３からなる２層膜を除去する。
５ｉＪａ膜７３からなる２層膜を除去する。
以上のようにして第７図（ｂ）に示すものが製造される
。
。
第７図（ｂ）に示すものは、バーズビークはある程度小
さくなっているが、バーズヘッド７６は依然として存在
する。
さくなっているが、バーズヘッド７６は依然として存在
する。
バーズヘッドを除去する方法として、Ｂを含有させたリ
ンシリケートガラス（Ｂ Ｐ Ｓ Ｇ）を表面に塗布し
てエッチバックする方法が考えられるが。
ンシリケートガラス（Ｂ Ｐ Ｓ Ｇ）を表面に塗布し
てエッチバックする方法が考えられるが。
この方法では、ＢＰＳＧを１０００℃以上でリフローさ
せなければならないので、 Ｓｉ基板中にＢが拡散して
しまうという問題がある。また、ＢＰＳＧはフィールド
酸化膜とエツチング・レートが異なるのでエッチバック
後に素子分離領域の表面とＳｉ基板の表面との平坦性は
良くならないという問題もある。したがって、ＢＰＳＧ
を塗布する方法は、現実的でない。
せなければならないので、 Ｓｉ基板中にＢが拡散して
しまうという問題がある。また、ＢＰＳＧはフィールド
酸化膜とエツチング・レートが異なるのでエッチバック
後に素子分離領域の表面とＳｉ基板の表面との平坦性は
良くならないという問題もある。したがって、ＢＰＳＧ
を塗布する方法は、現実的でない。
従来のＬＯＣＯ３法を用いた素子分離領域の形成方法で
は、フィールド酸化膜にバーズヘッドが形成されるので
、後工程においてフィールド酸化膜の上にゲート電極配
線やＮ配線を形成する際に段差ができてしまう、その結
果、ゲート電極配線やＮ配線が断線してしまうという問
題があった。
は、フィールド酸化膜にバーズヘッドが形成されるので
、後工程においてフィールド酸化膜の上にゲート電極配
線やＮ配線を形成する際に段差ができてしまう、その結
果、ゲート電極配線やＮ配線が断線してしまうという問
題があった。
本発明は、素子分離領域上を平坦化して段差をなくすこ
とにより後工程でのゲート電極配線やＮ配線の断線を防
止したＬＯＣＯ３法を用いた素子分離領域を形成する半
導体装置の製造方法を提供することを目的とする。
とにより後工程でのゲート電極配線やＮ配線の断線を防
止したＬＯＣＯ３法を用いた素子分離領域を形成する半
導体装置の製造方法を提供することを目的とする。
上記の目的を達成するために２本発明の半導体装置の製
造方法は、半導体基板上の所定の位置に選択酸化法によ
りフィールド酸化膜を形成して素子分離領域を形成する
半導体装置の製造方法において、フィールド酸化膜を形
成した後、半導体基板およびフィールド酸化膜の上の酸
化膜や窒化膜などの余分な形成物を除去する工程と、半
導体基板およびフィールド酸化膜の上にＢを含有したス
ピンオングラスを塗布する工程と、Ｂを含有したスピン
オングラスおよびフィールド酸化膜をエッチバックして
素子分１１４ Ｓｉ域を平坦にする工程とを設けるよう
に構成する。
造方法は、半導体基板上の所定の位置に選択酸化法によ
りフィールド酸化膜を形成して素子分離領域を形成する
半導体装置の製造方法において、フィールド酸化膜を形
成した後、半導体基板およびフィールド酸化膜の上の酸
化膜や窒化膜などの余分な形成物を除去する工程と、半
導体基板およびフィールド酸化膜の上にＢを含有したス
ピンオングラスを塗布する工程と、Ｂを含有したスピン
オングラスおよびフィールド酸化膜をエッチバックして
素子分１１４ Ｓｉ域を平坦にする工程とを設けるよう
に構成する。
第１図（ａ）および（ｂ）は９本発明の原理説明図であ
る。
る。
第１図（ａ）および（ｂ）において、１は半導体基板、
２はフィールド酸化膜、３はバーズヘッド、４はボロン
入りスピンオングラスである。
２はフィールド酸化膜、３はバーズヘッド、４はボロン
入りスピンオングラスである。
第１図（ａ）および（ｂ）を用いて２本発明の詳細な説
明する。
明する。
まず、半導体基板１の上に５ｉＯ７膜を形成し、その上
にＳｉ３Ｎ＊ＩＩｉを形成する。
にＳｉ３Ｎ＊ＩＩｉを形成する。
次に、フォトリソグラフィ技術により、フィールド部の
Ｓｉ鵠膜および５ｉｓＮ＊膜からなる２層膜を除去する
。
Ｓｉ鵠膜および５ｉｓＮ＊膜からなる２層膜を除去する
。
次に、異方性ドライ・エンチングによりフィールド部の
Ｓｉ基Ｆｉｌ中に開孔部を形成し、ウェット酸化してフ
ィールド酸化膜２を形成する。
Ｓｉ基Ｆｉｌ中に開孔部を形成し、ウェット酸化してフ
ィールド酸化膜２を形成する。
次に、ウェット・エツチングにより、 ＳｉＯ□膜およ
び５ｉＪａ膜からなる２層膜を除去する。この状態では
、フィールド酸化膜２にバーズヘッド３が形成されてい
る。
び５ｉＪａ膜からなる２層膜を除去する。この状態では
、フィールド酸化膜２にバーズヘッド３が形成されてい
る。
次に、半導体基板１の表面全体にボロン入すのスピンオ
ングラス４を塗布する。この状態を第１図（ａ）に示す
。
ングラス４を塗布する。この状態を第１図（ａ）に示す
。
最後に、ウェット・エツチングによりボロン入リスピン
オングラス４およびフィールド酸化膜２を半導体基板１
が露出するまでエッチバックする。
オングラス４およびフィールド酸化膜２を半導体基板１
が露出するまでエッチバックする。
この状態を第１図（ｂ）に示す、同図から分かるように
、フィールド酸化膜２に形成されたバーズヘッド３は除
去され、素子分離領域は平坦化されている。
、フィールド酸化膜２に形成されたバーズヘッド３は除
去され、素子分離領域は平坦化されている。
第２図〜第５図は９本発明の１実施例を示す図である。
第２図〜第５図において、１１はＳｉ基板、１２は５４
０ｇ膜、１３は５ｉＪａ膜、１４は開孔部、１５はフィ
ールド酸化１１１．１６はバーズヘッド、１７はボロン
入リスピンオングラスである。
０ｇ膜、１３は５ｉＪａ膜、１４は開孔部、１５はフィ
ールド酸化１１１．１６はバーズヘッド、１７はボロン
入リスピンオングラスである。
以下、第２図〜第５図を用いて９本実施例を説明する。
（工程ｌ、第２図参照）
Ｓｉ基板１１の上に厚さ３００人のＳｉｎｇ膜１２膜形
２し、その上に厚さ１５００人のＳｉ３Ｎ＊膜１３を形
成する０次いで、フォトレジスト工程により。
２し、その上に厚さ１５００人のＳｉ３Ｎ＊膜１３を形
成する０次いで、フォトレジスト工程により。
フィールド部の５ｉＯｉ膜およびＳｉ３Ｎ＋膜からなる
２層膜およびを除去し、異方性ドライ・エツチングによ
りフィールド部のＳｉ基板１１を０．３μｍの深さに除
去して、開花部１４を形成する。
２層膜およびを除去し、異方性ドライ・エツチングによ
りフィールド部のＳｉ基板１１を０．３μｍの深さに除
去して、開花部１４を形成する。
（工程２．第３図参照）
パイロジェニックによりウェット酸化してフィールド酸
化膜１５を０．８μｍの厚さに形成する。
化膜１５を０．８μｍの厚さに形成する。
この状態では、バーズヘッド１６が形成されている。
そして、残りの５ｉｘＮａ膜１３および下地のＳｉＯ□
膜１２全１２ット・エツチングにより除去する。
膜１２全１２ット・エツチングにより除去する。
その後、 Ｓｉ基板１１を熱酸化してＳｉＯ□膜を１０
０人成長させる。これは、この後の工程で塗布されるボ
ロン入りスピンオングラスからボロンがＳｉ基板ｌｌ中
に拡散するのを防止するためである。
０人成長させる。これは、この後の工程で塗布されるボ
ロン入りスピンオングラスからボロンがＳｉ基板ｌｌ中
に拡散するのを防止するためである。
（工程３．第４図参照）
Ｓｉ基板１１の表面全体に８２０．を含有したスピンオ
ングラスを回転塗布して平坦にする。
ングラスを回転塗布して平坦にする。
スピンオングラスの濃度は、 Ｓｉｎｇ ＝ ５．９
ｗｔ％。
ｗｔ％。
Ｂ＊０ｓ＝０．３〜１．０ ｇ／１００ ｃｃである。
塗布後、スピンオングラス１７を８００℃で約３０分間
ベータする。
ベータする。
この時のスピンオングラス１７のＨＦ：ＮＨＪ’ｌ：３
０溶液でのエツチング・レートは２００人／ｗｉｎでフ
ィールド酸化膜１５とほぼ同しである。
０溶液でのエツチング・レートは２００人／ｗｉｎでフ
ィールド酸化膜１５とほぼ同しである。
（工程４．第５図参照）
ＨＦ＋ＮＨ＊Ｆ溶液を用いて、スピンオングラス１７お
よびフィールド酸化膜１５をエソチノイ、りすることに
より、素子分離領域の上を平坦化する。
よびフィールド酸化膜１５をエソチノイ、りすることに
より、素子分離領域の上を平坦化する。
本発明によれば、素子分離領域の上を平坦化することが
できるので１段差がなくなり、後工程で素子分離領域の
上に形成するゲート電極配線やＮ配線に断線が発生する
ことを防止できる。
できるので１段差がなくなり、後工程で素子分離領域の
上に形成するゲート電極配線やＮ配線に断線が発生する
ことを防止できる。
第１図は本発明の原理説明図、第２図〜第５図は本発明
の１実施例を示す図、第６図は従来例１を示す図、第７
図は従来例２を示す図である。 第１図（ａ）および（ｂ）において １ 半導体基板 ２ フィールド酸化膜 ３ バーズヘッド ４ ボロン入りスピンオングラス
の１実施例を示す図、第６図は従来例１を示す図、第７
図は従来例２を示す図である。 第１図（ａ）および（ｂ）において １ 半導体基板 ２ フィールド酸化膜 ３ バーズヘッド ４ ボロン入りスピンオングラス
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上の所定の位置に選択酸化法により
フィールド酸化膜（２）を形成して素子分離領域を形成
する半導体装置の製造方法において、フィールド酸化膜
（２）を形成した後、半導体基板（１）およびフィール
ド酸化膜（２）の上の酸化膜や窒化膜などの余分な形成
物を除去する工程と、 半導体基板（１）およびフィールド酸化膜（２）の上に
Ｂを含有したスピンオングラス（４）を塗布する工程と
、 Ｂを含有したスピンオングラス（４）およびフィールド
酸化膜（２）をエッチバックして素子分離領域を平坦に
する工程 とを設けたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7147888A JPH01244635A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7147888A JPH01244635A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01244635A true JPH01244635A (ja) | 1989-09-29 |
Family
ID=13461781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7147888A Pending JPH01244635A (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01244635A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5478759A (en) * | 1992-11-26 | 1995-12-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device with retrograde wells |
| US5538917A (en) * | 1993-10-07 | 1996-07-23 | Nec Corporation | Fabrication method of semiconductor integrated circuit device |
| US5672538A (en) * | 1995-12-04 | 1997-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd | Modified locus isolation process in which surface topology of the locos oxide is smoothed |
| US5882985A (en) * | 1995-10-10 | 1999-03-16 | Advanced Micro Devices, Inc. | Reduction of field oxide step height during semiconductor fabrication |
-
1988
- 1988-03-25 JP JP7147888A patent/JPH01244635A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5478759A (en) * | 1992-11-26 | 1995-12-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device with retrograde wells |
| US5538917A (en) * | 1993-10-07 | 1996-07-23 | Nec Corporation | Fabrication method of semiconductor integrated circuit device |
| US5882985A (en) * | 1995-10-10 | 1999-03-16 | Advanced Micro Devices, Inc. | Reduction of field oxide step height during semiconductor fabrication |
| US5672538A (en) * | 1995-12-04 | 1997-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd | Modified locus isolation process in which surface topology of the locos oxide is smoothed |
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