JPS584458B2 - ハンドウタイソウチ ノ セイゾウホウホウ - Google Patents

ハンドウタイソウチ ノ セイゾウホウホウ

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Publication number
JPS584458B2
JPS584458B2 JP48079900A JP7990073A JPS584458B2 JP S584458 B2 JPS584458 B2 JP S584458B2 JP 48079900 A JP48079900 A JP 48079900A JP 7990073 A JP7990073 A JP 7990073A JP S584458 B2 JPS584458 B2 JP S584458B2
Authority
JP
Japan
Prior art keywords
layer
wiring
semiconductor substrate
groove
wiring layer
Prior art date
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Expired
Application number
JP48079900A
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JPS5029185A (ja
Inventor
新納薫
中田健介
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPS5029185A publication Critical patent/JPS5029185A/ja
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Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関する。
従来、半導体集積回路、とくに２層配線を形成するにお
いて、たとえばＡｌのような配線導体の一層目を形成す
る場合、素子が形成された半導体基板上全面にＡｌを蒸
着し、その上にフォトレジストを塗布し、これをマスク
により選択エッチングして配線層を形成している。
このとき配線層Ａｌは、その断面が長方形に近く形成さ
れるので、その後絶縁膜を介して前記配線層Ａｌと交差
させて他の配線層を形成すると階段状の個所で断線が生
じやすくなる。
これを防止するために、第１図で示されるように、半導
体基板１０１上に紙面表から紙面裏へ形成されるＡｌ配
線１０２を苛性アルカリ水溶液などによって台形にエッ
チングする方法がとられている。
なお、１０３は絶縁膜、１０４は絶縁膜１０３上のＡｌ
配線である。
しかしこの方法は１層目のＡｌ配線１０２上に形成する
絶縁膜１０３を形成するときこの膜の異常成長により段
差部に均一な厚さに形成できないためやはり断線の原因
となって十分な多層配線を得ることができなかった。
それ故に本発明の目的は断線のない多層配線を形成する
半導体装置の製造方法を提供するにある。
このような目的を達成するため本発明は半導体基板上に
酸化膜で被覆された溝を形成し、前記溝内に第１の配線
層を形成しその後前記半導体基板上に絶縁膜を形成して
第２の配線層を形成したものであり以下実施例を用いて
詳細に説明する。
第２図は本発明による半導体装置の製造方法の一実施例
を示す構造図であり、同図においてＳｉＯ２膜２０１が
形成された半導体基板２０２に深さ約１．５μの溝２０
３を形成する｛第２図ａ｝。
その後、形成された溝２０３内にＳｉＯ２膜２０４を形
成する｛第２図ｂ｝。
つぎに前記溝２０３が形成された半導体基板２０２の上
面よりＡｌを約１μの厚さに蒸着して、溝２０３以外の
部分に蒸着されたＡｌを選択エッチングする。
このようにして前記溝２０３内にＡｌ層２０５を埋込ま
せる｛第２図Ｃ｝。
そしてＡｌ層２０５を埋込ませた半導体基板２０２の上
面にＳｉ０２膜２０６をたとえばＣＶＤ法により形成し
て、そのＳｉＯ２膜２０６上にＡｌを蒸着して選択エッ
チングをし、配線層２０７あるいは２０８を形成する。
このようにすれば、一層目の配線層を半導体基板内に埋
込んでいるので、二層目の配線層を形成しても、その交
差部分において、段差を生じることはないので、断線の
心配はまったくない。
第３図は本発明による半導体装置の製造方法による他の
実施例による構成図であり、同図において半導体基板３
０１上にＳｉ３Ｎ４膜３０２を形成しこのＳｉ３Ｎ４膜
３０２を選択エッチングする。
そして熱茶加えることによってエッチングされた部分の
前記半導体基板３０１を酸化させ、選択酸化層３０３を
形成する。
その後、前記Ｓｉ３Ｎ４膜３０２をマスクにして前記選
択酸化層３０３をエッチングして溝３０４を形成する｛
第３図ａ｝。
つぎに前記溝３０４が形成された半導体基板３０１の上
面より１を蒸着して、溝３０４以外に蒸着されたＡｌを
選択エッチングしてＡｌ配線層３０５を形成する｛第３
図ｂ｝。
その後の製造工程は前記実施例と同様で、上面に絶縁膜
を形成して、その絶縁膜上に配線をする。
このようにすれば、前記実施例と同様に断線のない多層
配線が形成できる上に、選択酸化層を形成するためのマ
スクと、前記選択酸化層上に構成される溝を形成するた
めのマスクとが同一ですむため、製造工数が少なくなる
という効果を生じる。
本実施例では溝の周辺に酸化膜を形成したがこれに限ら
ず、たとえば第４図で示すように、半導体基板３０１上
に酸化膜３０２を形成し、この酸化膜３０２に前記半導
体基板３０１に達しない程度に溝３０３を形成してもよ
いことはもちろんである。
また本実施例では、２層配線について説明したが、溝内
に形成するＡｌ層を薄くして、断線が生じない程度の段
差をもたせて３層にもすることができる。
以上述べたように本発明による半導体装置の製造方法に
よれば、一層目の配線層を半導体基板内に埋込んでいる
ので、二層目の配線層を形成しても、その交差部分にお
いて段差を生じることはないので断線の心配はない。
【図面の簡単な説明】
第１図は従来の半導体装置の配線層の交差部分の一例を
示した構成図、第２図は本発明による半導体装置の製造
方法の一実施例を示す構成図、第３図および第４図は本
発明による半導体装置の製造方法の他の実施例を示す構
成図である。 １０１，２０２，３０１，４０１・・・・・・半導体基
板、１０２，１０４，２０５，２０７，２０８，３０５
・・・・・・ｌ配線層、１０３・・・・・・絶縁層、２
０１，４０２・・・・・・ＳｉＯ２膜、３０２・・・・
・・Ｓｉ３Ｎ４膜、２０３，３０４，４０３・・・・・
・溝。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板に溝を形成し、該溝内部に第一の導体層
    を形成し、該第一の導体層上に絶縁層を形成し、少なく
    とも該絶縁層上には第二の導体層を形成することを特徴
    とする半導体装置の製造方法。 ２ 半導体基板上に窒化膜を形成し、該窒化膜に窓開け
    をし、前記窓開部より前記半導体基板を選択酸化した後
    、前記窒化膜をマスクとしてエッチングして溝を形成し
    、その溝内に第１の配線層を形成し、この配線層上と、
    前記窒化膜上に絶縁膜を形成して、その上面に第２の配
    線層を形成することを特徴とする半導体装置の製造方法
    。
JP48079900A 1973-07-17 1973-07-17 ハンドウタイソウチ ノ セイゾウホウホウ Expired JPS584458B2 (ja)

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JPS5029185A JPS5029185A (ja) 1975-03-25
JPS584458B2 true JPS584458B2 (ja) 1983-01-26

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JPS5088980A (ja) * 1973-12-10 1975-07-17
JPS58122751A (ja) * 1982-01-18 1983-07-21 Toshiba Corp 半導体装置
KR102548570B1 (ko) * 2021-07-22 2023-06-29 피에스케이 주식회사 기판 처리 장치 및 도어 어셈블리 구동 방법

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