CN105793997A - 半导体器件和包括半导体器件的半导体电路 - Google Patents

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Abstract

公开了一种半导体器件。该半导体器件包括：衬底；以及多个器件，位于衬底上，其中该多个器件中的第一器件包括：第一氮化物半导体层，位于衬底上；第二氮化物半导体层，与第一氮化物半导体层一起在衬底与第一氮化物半导体层之间形成第一异质结界面；第三氮化物半导体层，与第二氮化物半导体层一起在衬底与第二氮化物半导体层之间形成第二异质结界面；以及第一接触件，电连接至第一异质结界面和第二异质结界面。

Description

半导体器件和包括半导体器件的半导体电路
技术领域
实施例涉及一种半导体器件和包括该半导体器件的半导体电路。
背景技术
诸如异质结场效应晶体管(HFET)和肖特基二极管之类的多GaN功率器件可以单片集成。
图1示出了常规的半导体电路。参照图1，半导体电路包括电感器L1、HFETQ、肖特基二极管D1和电容器C1。还示出了表示输出负载的电阻R1。
图2为示出图1所示的肖特基二极管D1的电流-电压特性的曲线图。在图2中，水平轴表示肖特基二极管D1的正向电压，而竖直轴表示肖特基二极管D1的正向电流。
图1的半导体电路具体实施为一种升压转换器电路。参照图1，HFETQ响应于施加到其栅极的偏置电压BV1而导通。当在HFETQ导通的状态下经由电感器L1施加输入电压VI时，肖特基二极管D1的阳极与参考电位之间的电压降可能大约为1V，输出电压VO可能大约为400V。在这种情况下，肖特基二极管D1的阴极具有的电压大于其阳极的电压，因此肖特基二极管D1由于反向偏置而关断。然而，当HFETQ关断时，肖特基二极管D1的阳极与参考电压之间的电压降大于输出电压VO，因此肖特基二极管D1导通。这样，图1所示的半导体电路能够将输入电压VI升压至理想的输出电压VO的电平。
发明内容
技术问题
参照图1和图2，由于肖特基二极管D1的漂移层(或沟道层)与衬底(未示出)之间的电压差引起的电场，当HFETQ关断并且肖特基二极管D1导通时，发生漂移层部分耗尽的背栅现象。由于这种背栅现象，如图2所示，肖特基二极管D1的电阻超过正常值(参见曲线10)，并沿箭头指示的方向增大(参见曲线20)。
问题的解决方案
实施例提供了一种半导体器件和包括该半导体器件的半导体电路，即使发生背栅现象，该半导体器件也具有增强的电流-电压特性。
根据本公开的一个实施例，一种半导体器件包括：衬底；以及多个器件，位于衬底上，其中多个器件中的第一器件包括：第一氮化物半导体层，位于衬底上；第二氮化物半导体层，与第一氮化物半导体层一起在衬底与第一氮化物半导体层之间形成第一异质结界面；第三氮化物半导体层，与第二氮化物半导体层一起在衬底与第二氮化物半导体层之间形成第二异质结界面；以及第一接触件，配置为电连接至第一异质结界面和第二异质结界面。
第一器件还可以包括：第四氮化物半导体层，与第三氮化物半导体层一起在衬底与第三氮化物半导体层之间形成第三异质结界面。
第一氮化物半导体层可以具有5nm至40nm的厚度，第二氮化物半导体层可以具有15nm至100nm的厚度，并且第三氮化物半导体层可以具有5nm至40nm的厚度。
第三氮化物半导体层和第四氮化物半导体层可以包括不同的成分。第三氮化物半导体层和第四氮化物半导体层可以包括相同的成分，并且第三氮化物半导体层和第四氮化物半导体层中的成分的含量可以彼此不同。
多个器件中的第二器件可以包括：第五氮化物半导体层，位于衬底上；第六氮化物半导体层，与第五氮化物半导体层一起以在衬底与第五氮化物半导体层之间形成第四异质结界面；以及第二接触件，配置为连接至第四异质结界面。
半导体器件还可以包括：连接部件，配置为将第一接触件电连接至第二接触件。
第三氮化物半导体层和第五氮化物半导体层可以一体形成，并且第四氮化物半导体层和第六氮化物半导体层可以一体形成。
第一器件可以包括肖特基二极管，并且第二器件可以包括异质结场效应晶体管。
第一接触件可以包括配置为分别连接至第一异质结界面的相对侧的阴极和阳极，并且阳极配置为电连接至第二异质结界面。第二接触件可以包括：栅电极，布置在第五氮化物半导体层上；以及漏极接触件和源极接触件，其间布置有栅电极并且配置为电连接至第四异质结界面，漏极接触件配置为经由连接部件电连接至阳极。第二器件还可以包括：栅极层，布置在栅电极与第五氮化物半导体层之间。栅极层和第二氮化物半导体层可以包括相同的材料。栅极层可以具有20nm至100nm的厚度。阳极、连接部件或漏极接触件的至少一部分一体形成。阳极可以布置为从第一氮化物半导体层的上表面经由第一氮化物半导体层和第二氮化物半导体层的侧表面延伸到第三氮化物半导体层的上表面。阳极未覆盖的第一氮化物半导体层的暴露上部可以具有2μm至25μm的宽度。第二氮化物半导体层可以包括：凸缘部，从第二氮化物半导体层的下部朝向第二器件突出以朝向第二器件延伸，第二氮化物半导体层与第三氮化物半导体层一起形成第二异质结界面，并且阳极可以布置为与第二异质结界面相对，凸缘部布置在阳极与第二异质结界面之间，并且阳极配置为经由连接部件电连接至第二异质结界面。阳极可以布置为从穿过第一氮化物半导体层和第二氮化物半导体层形成的开口的底表面和侧表面延伸到第一氮化物半导体层的上表面。开口可以具有贯穿第一氮化物半导体层和第二氮化物半导体层以暴露第三氮化物半导体层的通孔或者具有不完全贯穿第一氮化物半导体层和第二氮化物半导体层的盲孔。
第一器件可以包括第一异质结场效应晶体管，并且第二器件可以包括第二异质结场效应晶体管。
第一接触件可以包括：第一栅电极，位于第一氮化物半导体层上；第一漏极接触件和第一源极接触件，其间布置有第一栅电极并且配置为分别连接至第一异质结界面的相对侧；以及空穴气接触件，配置为将第一源极接触件电连接至连接部件和第二异质结界面，并且连接部件可以配置为将空穴气接触件连接至第二接触件。
第二接触件可以包括：第二极电极，位于第五氮化物半导体层上；以及第二漏极接触件和第二源极接触件，其间布置有第二栅电极并且配置为分别连接至第四异质结界面的相对侧，并且连接部件可以配置为电连接空穴气接触件和第二漏极接触件。第一源极接触件、空穴气接触件、连接部件或第二漏极接触件的至少一部分一体形成。
第一器件可以包括异质结场效应晶体管，并且第二器件可以包括肖特基二极管。在这种情况下，第二接触件可以包括：阳极，布置在第五氮化物半导体层上；以及阴极，配置为通过贯穿第五氮化物半导体层连接至第四异质结界面并且配置为经由连接部件电连接至空穴气接触件。第一源极接触件、空穴气接触件、连接部件或阴极的至少一部分可以一体形成。
衬底可以包括导电材料。
半导体器件还可以包括：金属层，布置在衬底的背面以面向第一器件和第二器件。
第一器件可以具有由第二接触件所围绕的平面形状。例如，第一器件可以具有由栅电极所围绕的平面形状。
第二异质结界面具有的宽度可以等于或大于第一异质结界面的宽度。
根据本公开的另一个实施例，一种半导体器件包括：衬底；以及多个器件，位于衬底上，其中多个器件中的第一器件包括：第一氮化物半导体层，位于衬底上；第二氮化物半导体层，与第一氮化物半导体层一起在衬底与第一氮化物半导体层之间形成第一异质结界面；第七氮化物半导体层，布置在衬底与第二氮化物半导体层之间并掺杂有p型掺杂剂；以及第一接触件，配置为电连接至第一异质结界面和第七氮化物半导体层。包括在第七氮化物半导体层中的p型掺杂剂可以具有1018/cm3至1020/cm3的掺杂浓度。第二氮化物半导体层可以具有5nm至500nm的厚度。
第一器件还可以包括：第三氮化物半导体层，布置在衬底与第七氮化物半导体层之间；以及第四氮化物半导体层，与第三氮化物半导体层一起在衬底与第三氮化物半导体层之间形成第三异质结界面。
多个器件中的第二器件可以包括：第五氮化物半导体层，位于衬底上；第六氮化物半导体层，与第五氮化物半导体层一起在衬底与第五氮化物半导体层之间形成第四异质结界面；以及第二接触件，配置为连接至第四异质结界面。
第二接触件可以包括栅电极，并且第二器件还可以包括：栅极层，布置在栅电极与第五氮化物半导体层之间。第七氮化物半导体层和栅极层的每一个可以具有20nm至300nm的厚度。
根据本公开的另一个实施例，一种半导体器件包括：衬底；第一器件和第二器件，位于衬底上；以及连接部件，配置为将第一器件电连接至第二器件，其中第一器件包括：第一沟道层；第一接触件，配置为连接至第一沟道层；以及电场阻挡层，布置在第一沟道层与衬底之间以阻挡其间的电场，并且第二器件包括：第二沟道层；以及第二接触件，配置为连接至第二沟道层并经由连接部件连接至第一接触件。
第一器件还可以包括：载流子阻挡层，布置在电场阻挡层与衬底之间以防止载流子从电场阻挡层迁移到衬底中。
根据本公开的另一个实施例，一种半导体电路包括：上述半导体器件；以及无源元件，配置为连接至该半导体器件。
无源元件可以包括：电感器，具有配置为连接至输入电压的第一端子和配置为连接至连接部件的第二端子；以及电容器，配置为连接至输出电压，第一器件可以配置为连接在电感器的第二端子与输出电压之间，并且第二器件可以配置为连接在电感器的第二端子与参考电位之间。第一器件和第二器件可以响应于偏置电压而交替导通。第二器件可以响应于正偏置电压而导通。第二器件可以响应于负偏置电压而关断。
无源元件可以包括：电感器，配置为连接在连接部件与输出电压之间；以及电容器，配置为连接至输出电压，第一器件可以配置为连接在输入电压与连接部件之间，并且第二器件可以配置为连接在连接部件与参考电位之间。
第一器件和第二器件可以响应于偏置电压交替地导通。
有益效果
在根据实施例的半导体器件和包括半导体器件的半导体电路中，即使发生背栅现象，漂移层与衬底之间的电场也可被电场阻挡层阻挡，并因此电流-电压特性良好。也就是说，可以防止由于背栅现象引起的电阻增加，并且可以通过载流子阻挡层防止载流子从电场阻挡层朝向衬底流动，由此可以确保可靠性。
附图说明
可以参考以下附图详细描述实施例和布局，其中类似的附图标记指代类似的元件，并且其中：
图1示出常规半导体电路；
图2为示出图1所示的肖特基二极管的电流-电压特性的曲线图；
图3为根据一个实施例的半导体器件的剖视图；
图4为根据另一个实施例的半导体器件的剖视图；
图5为根据再一个实施例的半导体器件的剖视图；
图6为图5所示的部分9A的另一个示例的放大剖视图；
图7为图3的部分7A的另一个示例的局部放大剖视图；
图8为用于说明第二沟道层的形成的曲线图；
图9为用于说明第一沟道层和电场阻挡层的形成的曲线图；
图10为示出输出电压与电子和空穴密度之间的关系的曲线图；
图11为根据又一个实施例的半导体器件的剖视图；
图12为根据又一个实施例的半导体器件的剖视图；
图13为根据又一个实施例的半导体器件的剖视图；
图14为图13所示的部分11A的另一个示例的放大剖视图；
图15为示出根据另一个实施例的包括图13的半导体器件的半导体电路的视图；
图16为根据又一个实施例的半导体器件的剖视图；
图17为示出根据又一个实施例的包括图16的半导体器件的半导体电路的视图；
图18为图3、图4、图11或图12的半导体器件的平面图；
图19a至图19g为依次示出图3的半导体器件的制造方法的剖视图；
图20a至图20h为依次示出图5的半导体器件的制造方法的剖视图；以及
图21为根据一个实施例的三相感应电动机驱动装置的框图。
具体实施例
在下文中，将参照附图来详细描述实施例。然而，本公开可以以许多不同的形式具体实施，而不应理解为局限于本文阐述的实施例。相反，提供这些实施例使得本公开更透彻和完整，并且将本公开的范围充分传达给本领域技术人员。
应当理解，当提到一个元件在另一个元件“上”或“下”时，它可以直接在该元件上/下，也可以存在一个或更多介于中间的元件。当提到在一个元件“上方”或“下方”时，可以包括基于该元件“在该元件下”以及“在该元件上”。
而且，诸如“第一”或“第二”以及“上”或“下”等空间相对术语在本文仅用于将实体或元件彼此区分，而不一定要求或暗示这些实体或元件之间的物理或逻辑关系或顺序。
在附图中，为了方便描述和清晰起见，每一个层的厚度或尺寸被夸大、省略或示意性地示出。另外，每一个元件的尺寸并不完全反映其实际尺寸。
图3为根据一个实施例的半导体器件100A的剖视图。
参照图3，半导体器件100A包括衬底110、多个器件(例如，第一器件D1A和第二器件D2A)以及连接部件CP(或互连部件)。
衬底110可以包括导电材料。例如，衬底110可以是硅衬底、碳化硅衬底或GaN衬底，但衬底110的类型不限于上述示例。例如，衬底110可以是(111)晶面作为主平面的硅衬底并且具有100μm至200μm的厚度。
衬底110可以进一步设置有形成在其上的缓冲层120。缓冲层120减少了由于构成布置在衬底110上的器件(例如，D1A和D2A)的氮化物与衬底110之间的晶格常数的差异所引起的变形，并防止衬底110中包含的杂质的影响。对于此操作，缓冲层120可以包括AlN、GaN、SiC或AlGaN中的至少之一。当缓冲层120具有阈值厚度或更大厚度时，可以防止硅原子从衬底110扩散，并因此可以防止发生回熔(melt-back)。对于此操作，缓冲层120可以具有几十至几百纳米的厚度，例如，100nm至小于300nm的厚度。在一些实施例中，可以省略缓冲层120。
这样，衬底110和缓冲层120是这两个器件共享的部件。彼此电连接的这两个器件的每一个可以包括，例如，肖特基二极管或异质结场效应晶体管(HFET)，但实施例不限于此。
虽然图3示出了沿水平方向布置在衬底110上的两个器件，即，第一器件D1A和第二器件D2A，然而器件的数量和布置不限于上述示例。
这两个器件之一(即，第一器件D1A)包括第一氮化物半导体层130、第二氮化物半导体层140A和第三氮化物半导体层150以及第一接触件件。
首先，第一氮化物半导体层130布置在衬底110上。
当第一氮化物半导体层130的厚度t1太小时，由于第一氮化物半导体层130的上表面上的固定费米能级，形成在第一异质结界面HJ1下方的第一沟道层CH1(或第一漂移层)的电子密度可能降低并且第一器件D1A的电阻可能增加。另一方面，当第一氮化物半导体层130的厚度t1太大时，可能由于第一氮化物半导体层130的应变而引起晶体松弛，因而诱发过多的位错缺陷。因此，第一氮化物半导体层130的厚度t1可以在5nm与40nm之间。
第二氮化物半导体层140A布置在衬底110与第一氮化物半导体层130之间，并与第一氮化物半导体层130一起形成第一异质结界面HJ1。这样，第一氮化物半导体层130和第二氮化物半导体层140A可以由适合在它们之间形成异质结的材料形成。
当第二氮化物半导体层140A的厚度t3A太小时，第一沟道层CH1的电子密度可能太低，并且第一器件D1A的电阻可能增加。另一方面，当第二氮化物半导体层140A的厚度t3A太大时，可能由于第二氮化物半导体层140A的应变而引起晶体松弛，因而诱发过多的位错缺陷。因此，第二氮化物半导体层140A的厚度t3A可以在15nm至100nm之间，例如，可以是50nm。
第三氮化物半导体层150布置在衬底110与第二氮化物半导体层140A之间，并与第二氮化物半导体层140A一起形成第二异质结界面HJ2。这样，第二氮化物半导体层140A和第三氮化物半导体层150可以由适合在它们之间形成异质结的材料形成。
当第三氮化物半导体层150的厚度t4A太小时，由于第五氮化物半导体层170的表面上的固定费米能级，第二器件D2A的电子密度可能太低，并且第二器件D2A的电阻可能增加。另一方面，当第三氮化物半导体层150的厚度t4A太大时，第二器件D2A的阈值电压可能过低或者具有负(-)值。因此，第三氮化物半导体层150的厚度t4A可以在5nm至40nm之间，例如，可以是15nm。
第一器件D1A还可以包括第四氮化物半导体层160。第四氮化物半导体层160布置在衬底110与第三氮化物半导体层150之间，并与第三氮化物半导体层150一起形成第三异质结界面HJ3。这样，第三氮化物半导体层150和第四氮化物半导体层160可以由适合在它们之间形成异质结的材料形成。
第一氮化物半导体层130、第二氮化物半导体层140A、第三氮化物半导体层150和第四氮化物半导体层160的每一个可以包括包含第III族元素的氮化物。例如，第一氮化物半导体层130、第二氮化物半导体层140A、第三氮化物半导体层150和第四氮化物半导体层160中的每一个可以包括GaN、AlN或InN中的至少之一、或它们的合金，但实施例不限于此。即，第一氮化物半导体层130、第二氮化物半导体层140A、第三氮化物半导体层150和第四氮化物半导体层160的材料不限于上述示例，只要第一氮化物半导体层130和第二氮化物半导体层140A通过其间的异质结形成第一沟道层CH1、第二氮化物半导体层140A和第三氮化物半导体层150通过其间的异质结形成电场阻挡层EFB(electricfieldbarrier)、并且第三氮化物半导体层150和第四氮化物半导体层160通过其间的异质结形成载流子阻挡层(CBL)即可。
例如，第一氮化物半导体层130可以包括AlGaN，而第二氮化物半导体层140A可以包括InGaN。在另一个实施例中，第一氮化物半导体层130可以包括AlGaN，而第二氮化物半导体层140A可以包括GaN。
另外，第二氮化物半导体层140A可以包括InGaN，而第三氮化物半导体层150可以包括AlGaN。在另一个实施例中，第二氮化物半导体层140A可以包括GaN，而第三氮化物半导体层150可以包括AlGaN。
另外，根据一个实施例，第三氮化物半导体层150的成分可以与第四氮化物半导体层160的成分不同。例如，第三氮化物半导体层150可以包括AlGaN，而第四氮化物半导体层160可以包括GaN。就此而言，包括在第四氮化物半导体层160中的GaN可以是未掺杂的。
根据另一个实施例，第三氮化物半导体层150的成分可以与第四氮化物半导体层160的成分相同，但是第三氮化物半导体层150的成分含量可以与第四半导体层160的成分含量不同。例如，第三氮化物半导体层150和第四氮化物半导体层160的每一个可以包括AlxGa1-xN。就此而言，第三氮化物半导体层150中包括的AlGaN中的Al含量(X＝X1)可以大于第四氮化物半导体层160中包括的AlGaN中的Al含量(X＝X2)。例如，X1可以是0.25，而X2可以是0.05，但实施例不限于此。
第一接触件是电连接至第一异质结界面HJ1和第二异质结界面HJ2的部件。因此，当第一沟道层CH1形成在位于第一异质结界面HJ1下方的第二氮化物半导体层140A的上部时，第一接触件可以电连接至第一沟道层CH1。另外，当电场阻挡层EFB形成在位于第二异质结界面HJ2上的第二氮化物半导体层140A的下部时，第一接触件可以电连接至电场阻挡层EFB。
根据一个实施例，如图3所示，第一接触件可以包括阴极C和阳极A。阴极C和阳极A分别连接至第一异质结界面HJ1的相对侧。具体而言，阳极A电连接至第二异质结界面HJ2以及第一异质结界面HJ1。因此，当电场阻挡层EFB形成在位于第二异质结界面HJ2上的第二氮化物半导体层140A的下部时，阳极A可以电连接至电场阻挡层EFB。
阳极A不需要直接电连接至第二异质结界面HJ2，只要阳极A电连接至电场阻挡层EFB即可。
另外，阳极A可以与第一氮化物半导体层130和第二氮化物半导体层140A形成肖特基接触，而阴极C可以与第一氮化物半导体层130或第二氮化物半导体层140A中的至少之一形成欧姆接触。
另外，阳极A可以具有如下各种形状。
首先，根据一个实施例，如图3所示，阳极A可以布置为从第一氮化物半导体层130的上表面经由第一氮化物半导体层130和第二氮化物半导体层140A的侧表面延伸到第三氮化物半导体层150的上表面。就此而言，也可以与图3所示的实施例不同，经由第一氮化物半导体层130和第二氮化物半导体层140A的侧表面延伸的阳极A的一部分可以倾斜。
图4为根据另一个实施例的半导体器件100B的剖视图。
根据另一个实施例，如图4所示，第二氮化物半导体层140B可以包括主体部(或基部)142和凸缘部(ledgepart)144。就此而言，主体部142与图3中的第二氮化物半导体层140A对应并且具有与图3中的第二氮化物半导体层140A相同的形状。凸缘部144从主体部142的下部朝向第二器件D2A突出，从而朝向第二器件D2A延伸。主体部142与第三氮化物半导体层150一起形成第二异质结界面HJ2。
阳极A可以布置在凸缘部144上以面向第二异质结界面HJ2并且经由连接部件CP电连接至形成在第二异质结界面HJ2上的电场阻挡层EFB。虽然图3所示的阳极A直接连接至形成在第二异质结界面HJ2上的电场阻挡层EFB，然而图4所示的阳极A经由连接部件CP间接连接至形成在第二异质结界面HJ2上的电场阻挡层EFB。为了实现此构造，连接部件CP连接至形成在第二异质结界面HJ2上的电场阻挡层EFB。
如图4所示，当第二氮化物半导体层140B还包括凸缘部144时，阳极A的接触面积可以相对更宽广。
除了半导体器件100B的第二氮化物半导体层140B还包括凸缘部144并且阳极A间接连接至第二异质结界面HJ2，即，电场阻挡层EFB之外，图4的半导体器件100B包括与图3的半导体器件100A的那些相同的元件，因此本文将省略其详细描述。
图5为根据再一个实施例的半导体器件100C的剖视图。
图6为图5所示的部分9A的另一个示例9B的放大剖视图。
如图5或图6所示，阳极A可以布置为从穿透第一氮化物半导体层130和第二氮化物半导体层140C形成的开口142A的底表面146和侧表面144延伸到第一氮化物半导体层130的上表面。就此而言，如图5所示，开口142A可以是通过贯穿第一氮化物半导体层130和第二氮化物半导体层140C而暴露第三氮化物半导体层150的上表面的通孔。在另一个实施例中，如图6所示，开口142B可以是不完全贯穿第一氮化物半导体层130和第二氮化物半导体层140C的盲孔。
在这种情况下，连接部件CP在第一氮化物半导体层130和第二氮化物半导体层140C的侧表面延伸，以电连接至阳极A。
除了半导体器件100C的阳极A和连接部件CP具有的形状与半导体器件100A的阳极A和连接部件CP的形状不同之外，图5的半导体器件100C包括与图3的半导体器件100A的那些相同的元件，因此本文将省略其详细描述。
同时，反过来再参照图3，那两个器件中的另一个(即，第二器件D2A)可以包括第五氮化物半导体层170、第六氮化物半导体层160和第二接触件。
第五氮化物半导体层170布置在衬底110上。如图3所示，第五氮化物半导体层170和第三氮化物半导体层150可以一体形成，但实施例不限于此。
第六氮化物半导体层160布置在衬底110与第五氮化物半导体层170之间。如图3所示，第六氮化物半导体层160和第四氮化物半导体层160可以一体形成，但实施例不限于此。第六氮化物半导体层160与第五氮化物半导体层170一起形成第四异质结界面HJ4。这样，第五氮化物半导体层170和第六氮化物半导体层160可以由适合在它们之间形成异质结的材料形成。
第五氮化物半导体层170和第六氮化物半导体层160中的每一个可以包括包含第III族元素的氮化物。例如，第五氮化物半导体层170和第六氮化物半导体层160的每一个可以包括GaN、AlN或InN中的至少之一、或它们的合金，但实施例不限于此。
第二接触件是电连接至第四异质结界面HJ4的部分。因此，当第二沟道层CH2形成在位于第四异质结界面HJ4下方的第六氮化物半导体层160的上部时，第二接触件可以电连接至第二沟道层CH2。
根据一个实施例，第二接触件可以包括栅电极G、漏极接触件D和源极接触件S。栅电极G布置在第五氮化物半导体层170上。栅电极G布置在漏极接触件D与源极接触件S之间，并且漏极接触件D和源极接触件S电连接至第四异质结界面HJ4。因此，当第二沟道层CH2形成在第四异质结界面HJ4下方时，漏极接触件D和源极接触件S可以电连接至第二沟道层CH2。
参照图3，第二器件D2A还可以包括栅极层148。栅极层148可以包括绝缘材料。
栅极层148布置在栅电极G与第五氮化物半导体层170之间。栅极层148和第二氮化物半导体层140可以包括相同的材料，但实施例不限于此。
当栅极层148的厚度t2A太小时，用于导通第二器件D2A的阈值电压可能过低或具有负(-)值。另一方面，当栅极层148的厚度t2A太大时，可能由于栅极层148的应变而引起晶体松弛，因此第二器件D2A的阈值电压可能降低，这导致过多位错缺陷的发生。因此，栅极层148的厚度t2A可以在15nm到100nm之间，例如，可以在20nm与100nm之间。就此而言，栅极层148的厚度t2A可以与第二氮化物半导体层140A的厚度t3A相同，但实施例不限于此。
连接部件CP将第一接触件电连接至第二接触件。参照图3，连接部件CP将第一接触件的阳极A电连接至第二接触件的漏极接触件D。例如，连接部件CP可以形成为单层或多层，包括具有导电性的材料，例如，Cr、Al、Ti或Au中的至少之一。
图7为图3中的部分7A的另一个示例的局部放大剖视图。
如图3所示，第一接触件的阳极A、连接部件CP和第二接触件的漏极接触件D每一个都可以单独地形成。在另一个实施例中，阳极A、连接部件CP或漏极接触件D的至少一部分可以一体形成。例如，如图7所示，阳极A、连接部件CP和漏极接触件D可以一体形成。
另外，根据实施例的半导体器件100A、100B和100C中的每一个还可以包括金属层180。金属层180布置在衬底110的背面以面向第一器件D1A、D1B或D1C以及第二器件D2A。金属层180可以由与连接部件CP相同或不同的材料形成。例如，金属层180可以包括具有导电性的材料，例如，Cr、Ni、Ti或Au中的至少之一，并且具有单层或多层结构。
根据一个实施例，如图3至图5所示，在半导体器件100A、100B和100C中，第一器件D1A、D1B或D1C可以包括肖特基二极管，而第二器件D2A可以包括异质结场效应晶体管(HFET)。在这种情况下，图3至图5的半导体器件100A、100B和100C可以应用于图1所示的升压转换器电路，但实施例不限于此。也就是说，半导体器件100A、100B和100C还可以根据其应用以图1所示的方式之外的各种其它形式连接至无源元件L1、C1和R1。
图1的半导体电路包括作为无源元件的电感器L1和电容器C1。还示出了表示输出负载的电阻R1。电感器L1具有连接至输入电压VI的第一端子和连接至连接部件(CP)P1的第二端子。电容器C1连接至输出电压VO。电容器C1与位于输出电压VO和参考电位之间的输出负载并联连接。肖特基二极管D1(该肖特基二极管D1是上述两个器件中的第一器件)连接在电感器L1的第二端子与输出电压VO之间，而HFETQ(HFETQ是上述两个器件中的第二器件)连接在电感器L1的第二端子与参考电位之间。
在下文中，为了更容易理解，将通过示例的方式来描述图1所示的半导体电路，但实施例不限于此。在这种情况下，图3至图5中的第一节点N1连接至输出电压VO，图3至图5中的第二节点N2连接至电感器L1和HFETQ的接触点P1，并且图3至图5中的第四节点N4和第五节点N5的每一个连接至参考电位，即，接地。
图8为用于说明第二沟道层CH2的形成的曲线图。在图8中，水平轴表示沿图3中的线A-A'的方向上的距离，而竖直轴表示导带能(Ec)级、价带能(Ev)级和第二沟道层CH2的电子密度。
在图3至图5所示的半导体器件100A、100B和100C应用于图1所示的升压转换器电路的情况下，当经由第三节点N3施加高偏置电压BV1时，第二沟道层CH2形成，并因此导通作为第二器件D2A的HFETQ。对于此操作，漏极接触件D和源极接触件S通过第二沟道层CH2电连接。当具有不同晶格常数的第五氮化物半导体层170和第六氮化物半导体层160形成第四异质结界面HJ4时，由于自发极化和压电极化而引起正极化电荷。因此，参照图3至图5以及图8，与第二器件D2A的第二沟道层CH2对应的二维电子气(2-DEG)层202可以形成在位于第四异质结界面HJ4(x3)下方的第六氮化物半导体层160的上部。即，当高偏置电压BV1施加到栅电极G并且第五氮化物半导体层170和第六氮化物半导体层160形成异质结时，可以形成第二沟道层CH2。作为第二沟道层CH2的2-DEG气202的电子面密度(electronsheetdensity)例如可以是5.4×1012/cm2。
在形成第二沟道层CH2的状态下，肖特基二极管D1、D1A、D1B或D1C的阳极A的接触点P1的电压是1V，而其阴极C的输出电压VO高于1V(例如，400V)，因此肖特基二极管D1、D1A、D1B或D1C反向偏置并因此关断，这是因为未形成第一沟道层CH1。
图9为用于说明第一沟道层CH1和电场阻挡层EFB的形成的曲线图。在图9中，水平轴表示沿图3中的线B-B'的方向上的距离，而竖直轴表示导带能(Ec)级、价带能(Ev)级、第二沟道层CH2的电子密度以及电场阻挡层EFB的空穴密度。
当经由第三节点N3施加低偏置电压BV1时，第二沟道层CH2由于第二器件D2A两端的漏极接触件D与源极接触件S之间的高电压而耗尽，因此作为第二器件D2A的HFETQ的第二沟道层CH2耗尽，这使得HFETQ关断。在这种情况下，肖特基二极管D1、D1A、D1B或D1C的阳极A的第一电压高于阳极C的第二电压。例如，第一电压可以是401V，第二电压可以是400V。在这种情况下，肖特基二极管D1、D1A、D1B或D1C正向偏置，从而形成第一沟道层CH1(或漂移层)，这使得肖特基二极管D1、D1A、D1B或D1C导通。当具有彼此不同的晶格常数的第一氮化物半导体层130和第二氮化物半导体层140A、140B或140C形成第一异质结界面HJ1时，引起自发极化和压电极化，从而与第一器件D1、D1A、D1B或D1C的第一沟道层CH1对应的2-DEG层212可以形成在位于第一异质结界面HJ1(y2)下方的第二氮化物半导体层140A、140B或140C的上表面。作为第一沟道层CH1的2-DEG层212的电子面密度例如可以是7.4×1012/cm-2。
另外，当具有彼此不同的晶格常数的第二氮化物半导体层140A、140B或140C和第三氮化物半导体层150形成第二异质结界面HJ2(y3)时，引起了负极化电荷，并因此作为电场阻挡层EFB的二维空穴气(2-DHG)层214可以形成在位于第二异质结界面HJ2上的第二氮化物半导体层140A、140B或140C的下部。就此而言，如图3、图5或图7所示，第一接触件的阳极A直接电连接至电场阻挡层EFB，并且，如图4或图6所示，阳极A经由连接部件CP电连接至电场阻挡层EFB。
作为背栅现象，由于箭头所指方向上第一沟道层CH1与衬底110之间的电位差，可能引起电场EF。然而，根据一个实施例，电场阻挡层EFB布置在第一沟道层CH1与衬底110之间并因此阻挡(或阻止)电场EF，结果是可以防止第一沟道层CH1由于电场EF而部分耗尽。也就是说，电场阻挡层EFB用于防止背栅现象影响第一沟道层CH1。对于该操作，根据一个实施例，第二异质结界面HJ2具有的宽度可以等于或更大第一异质结界面HJ1的宽度。
当第三结点N3与第四结点N4之间的电位Vgs为0V，接触点P1处的电位比输出电压VO大1V，衬底110是掺杂有p型掺杂剂的硅衬底，缓冲层120具有包括AlN/AlGaN的双层结构，第一氮化物半导体层130由Al0.15Ga0.85N形成并具有20nm的厚度，第二氮化物半导体层140A、140B或140C由In0.05Ga0.95N形成并具有60nm的厚度，第三氮化物半导体层150由Al0.2Ga0.8N形成并具有10nm的厚度时，确定第一器件D1、D1A、D1B或D1C的二极管电阻的第一沟道层CH1的电子面密度ns和电场阻挡层EFB的空穴面密度ps如下所述。
图10为示出输出电压VO与电子面密度ns224和空穴面密度ps222之间的关系的曲线图。在图10中，水平轴表示输出电压VO，而竖直轴表示电子面密度ns和空穴面密度ps。
参照图10，电场阻挡层EFB的空穴面密度ps222随着输出电压VO的增大而增大，因此，作为第一沟道层CH1的2-DEG层的电子可能不受电场EF影响。相反，由于与输出电压VO无关的电场阻挡层EFB，第一沟道层1的电子面密度ns224几乎保持恒定。
同时，当具有彼此不同的晶格常数的第三氮化物半导体层150和第四氮化物半导体层160形成第三异质结界面HJ3(y4)时，在形成电场阻挡层EFB的同时在其间引起了正极化电荷，因此载流子阻挡层CBL可以形成在位于第三异质结界面HJ3(y4)下方的第四氮化物半导体层160的上表面。载流子阻挡层CBL用作一种防止电场阻挡层EFB的载流子(即，空穴)迁移到衬底110的空穴阻挡层。
同时，如上所述，在图1的包括上述半导体器件100A、100B或100C的半导体电路中，第一器件D1、D1A、D1B或D1C或者第二器件D2A的HFETQ可以响应于偏置电压BV1而交替导通。
例如，在图3至图7所示的半导体器件100A、100B和100C中，当施加高偏置电压BV1时，第一器件D1、D1A、D1B或D1C关断，而第二器件D2A导通，另一方面，当施加低偏置电压BV1时，第一器件D1、D1A、D1B或D1C导通，而第二器件D2A关断。然而，实施例不限于上述示例。
图11为根据又一个实施例的半导体器件100D的剖视图。
尽管图3的半导体器件100A包括栅极层148，然而图11的半导体器件100D不包括栅极层148。除了该不同之处，图11的半导体器件100D包括与图3中的半导体器件100A的那些相同的元件，因此本文将省略其详细描述。
虽然图3中的半导体器件100A在常关模式下操作，由此当正偏置电压BV1施加到栅电极G时，半导体器件100A导通，而当零偏置电压BV1施加到栅电极G时，半导体器件100A关断，但图11中的半导体器件100D也可以在常开模式下操作，由此当负偏置电压BV1施加到栅电极G时，半导体器件100D关断，而当零偏置电压BV1施加到栅电极G时，半导体器件100D导通。
在图11的半导体器件100D中，当第二氮化物半导体层140A的厚度t3B太小时，第一沟道层CH1的电子密度可能太低，并且第一器件D1A的电阻可能增加。另一方面，当第二氮化物半导体层140A的厚度t3B太大时，可能由于第二氮化物半导体层140A的应变而引起晶体松弛，因而可能诱发过多的位错缺陷。因此，第二氮化物半导体层140A的厚度t3B可以在15nm到100nm之间。
另外，在图11所示的第三氮化物半导体层150和第五氮化物半导体层170一体形成的情况下，当第三氮化物半导体层150和第五氮化物半导体层170的厚度t4B太小时，由于第五氮化物半导体层170的表面上的固定费米能级，第二沟道层CH2的电子密度可能太低，并且第二器件D2A的电阻可能增加。另一方面，当第三氮化物半导体层150和第五氮化物半导体层170的厚度t4B太大时，可能由于第三氮化物半导体层150和第五氮化物半导体层170的应变而引起晶体松弛，因而可能诱发过多的位错缺陷。因此，第三氮化物半导体层150和第五氮化物半导体层170的厚度t4B可以在5nm到40nm之间。这样，第三氮化物半导体层150和第五氮化物半导体层170的厚度t4B可以比图3至图7所示的半导体器件100A、100B或100C的第三氮化物半导体层150和第五氮化物半导体层170的厚度大10nm。
图12为根据又一个实施例的半导体器件100E的剖视图。
与图3的半导体器件100A不同，图12的半导体器件100E还可以包括第七氮化物半导体层190。第七氮化物半导体层190可以布置在衬底110与第二氮化物半导体层140D之间，即，布置在第二氮化物半导体层140D与第三氮化物半导体层150之间并掺杂有诸如Mg、Zn、Ca、Sr、Ba等p型掺杂剂。另外，第七氮化物半导体层190可以包括包含第III族元素的氮化物，例如，AlN、GaN或InN或其合金中的至少之一。在掺杂有p型掺杂剂的第七氮化物半导体层190中离子化的杂质电荷产生空穴气，因此第七氮化物半导体层190可以用作电场阻挡层EFB。因而，第二氮化物半导体层140D和第三氮化物半导体层150彼此间隔开并在其间布置有第七氮化物半导体层190，因此不需要在它们之间形成异质结。
除了如上所述半导体器件100E还包括第七氮化物半导体层190并且第二氮化物半导体层140D和第三氮化物半导体层150不需要形成异质结之外，图12的半导体器件100E包括与图3至图7所示的半导体器件100A、100B和100C的那些相同的元件，因此本文将省略其详细描述。
在图12的半导体器件100E中，第一接触件可以电连接至第一异质结界面HJ1和第七氮化物半导体层190。例如，第一接触件的阳极A可以电连接至位于第一异质结界面HJ1下方的第一沟道层CH1以及第七氮化物半导体层190。
另外，包括在第七氮化物半导体层190中的p型掺杂剂可以具有1018/cm3至1020/cm3的掺杂浓度。
另外，当第二氮化物半导体层140D的厚度t3C太小时，包括在第七氮化物半导体层190中的p型掺杂剂扩散到第一沟道层CH1中，因此第一器件D1D的电阻可能会增加。另一方面，当第二氮化物半导体层140D的厚度t3C太大时，制造成本可能会增加，而且可能难以制造半导体器件100E。因此，第二氮化物半导体层140D的厚度t3C可以在5nm到500nm之间。
另外，当栅极层198的厚度t2B太小时，使第二器件D2A导通的阈值电压可能过低，甚至具有负(-)值。另一方面，当栅极层198的厚度t2B太大时，制造成本可能较高，而且可能难以制造半导体器件100E。因此，栅极层198的厚度t2B可以在20nm到300nm之间。栅极层198可以包括与第七氮化物半导体层190相同或不同的材料，并且栅极层198的厚度t2B可以与第七氮化物半导体层190的厚度t5相同。
栅极层198可以是p型掺杂层。
图13为根据又一个实施例的半导体器件100F的剖视图。
如图13所示，第一器件D1E可以包括第一HFET，第二器件D2B可以包括第二HFET。除了半导体器件100F包括具有不同类型和形状的第一接触件和第二接触件之外，半导体器件100F包括与图3至图12所示的半导体器件100A、100B、100C、100D和100E的那些相同的元件，因此本文将省略其详细描述。
参照图13，第一接触件包括第一栅电极G1、第一漏极接触件D1、第一源极接触件S1和空穴气接触件HGC。第一栅电极G1布置在第一氮化物半导体层130上。第一栅电极G1布置在第一漏极接触件D1与第一源极接触件S1之间，因此第一漏极接触件D1和第一源极接触件S1分别连接至第一异质结界面HJ1的相对侧。因而，当第一沟道层CH1形成在第一异质结界面HJ1下方时，第一漏极接触件D1和第一源极接触件S1可以分别电连接至第一沟道层CH1的相对侧。
空穴气接触件HGC将第一源极接触件S1连接至连接部件CP和第二异质结界面HJ2。这样，由于空穴气接触件HGC连接至第二异质结界面HJ2，因此，当电场阻挡层EFB形成时，空穴气接触件HGC可以电连接至电场阻挡层EFB。
为了形成此构造，空穴气接触件HGC布置为从第一源极接触件S1的上表面和侧表面经由第二氮化物半导体层140E的侧表面延伸到第三氮化物半导体层150的上表面。就此而言，根据一个实施例，也可以与图13所示的实施例不同，沿着第一源极接触件S1的侧表面和第二氮化物半导体层140E的侧表面延伸的空穴气接触件HGC可以是倾斜的。
另外，与图13所示的不同，可以像在图4、图5和图6的每一个中具体实施阳极A、第一氮化物半导体层130和第二氮化物半导体层140B或140C那样，来具体实施空穴气接触件HGC、第一氮化物半导体层130和第二氮化物半导体层140E。
另外，如图12所示的第七氮化物半导体层190可以布置在图13所示的第二氮化物半导体层140E与第三氮化物半导体层150之间。
另外，图13所示的第二接触件包括第二栅电极G2、第二源极接触件S2和第二漏极接触件D2。第二栅电极G2布置在第五氮化物半导体层170上。第二栅电极G2布置在第二漏极接触件D2与第二源极接触件S2之间，因此第二漏极接触件D2和第二源极接触件S2分别连接至第四异质结界面HJ4的相对侧。因而，当第二沟道层CH2形成时，第二漏极接触件D2和第二源极接触件S2可以分别电连接至第二沟道层CH2的相对侧。
连接部件CP将空穴气接触件HGC连接至第二器件D2B的第二接触件。即，连接部件CP将空穴气接触件HGC和第二漏极接触件D2电连接。
另外，图13中的半导体器件100F的第二氮化物半导体层140E与图3中的第二氮化物半导体层140A对应，并且第二氮化物半导体层140A和140E可以具有彼此不同的厚度。当第二氮化物半导体层140E的厚度t3D太小时，作为第一沟道层CH1的2-DEG层的电子密度可能太低，并且第一器件D1E的电阻可能增加。另一方面，当第二氮化物半导体层140E的厚度t3D太大时，可以由于第二氮化物半导体层140E的应变引起晶体松弛，因而可能包括过多的位错缺陷。因此，第二氮化物半导体层140E的厚度t3D可以在15nm到100nm之间。
图14为图13所示的部分11A的另一个示例11B的放大剖视图。
如图13所示，第一源极接触件S1、空穴气接触件HGC、连接部件CP和第二漏极接触件D2可以单独地形成。在另一个实施例中，第一源极接触件S1、空穴气接触件HGC、连接部件CP或第二漏极接触件D2的至少一部分可以一体形成。例如，如图14所示，第一源极接触件S1、空穴气接触件HGC、连接部件CP和第二漏极接触件D2可以一体形成。
图15为示出根据另一个实施例的包括图13的半导体器件100F的半导体电路的视图。
图13的半导体器件100F可以应用于同步降压转换器，如图15的半导体电路所示，但实施例不限于此。也就是说，半导体器件100F可以根据其应用耦接至各种无源元件。
参照图15，半导体电路包括作为无源元件的电感器L2和电容器C2。还示出了表示输出负载的电阻R2。电感器L2连接在与连接部件CP对应的接触点P2和输出电压VO之间。电容器C2连接至输出电压VO。电容器C2与位于输出电压VO和参考电位之间的输出负载并联连接。作为两个器件中的第一器件的第一HFETQ1连接在输入电压VI与作为连接部件CP的接触点P2之间。作为两个器件中的第二器件的第二HFETQ2连接在接触点P2(即，连接部件CP)与参考电位之间。
图13所示的第一节点N1可以连接至输入电压VI，图13的第二节点N2可以连接至接触点P2，第二偏置电压BV2可以施加到图13的第三节点N3，并且图13的第四节点N4和第五节点N5中的每一个可以接地(参考电位)，并且第一偏置电压BV1可以施加到图13的第六节点N6。
作为第一器件的第一HFETQ1可以响应于第一偏置电压BV1而导通，作为第二器件的第二HFETQ2可以响应于第二偏置电压BV2而导通。第一器件Q1和第二器件Q2可以交替导通。
图16为根据又一个实施例的半导体器件100G的剖视图。
如图16所示，第一器件D1E可以包括HFET，第二器件D2C可以包括肖特基二极管。
图13中半导体器件100F的第二器件D2B包括第二HFET，而图16的半导体器件100G的第二器件D2C包括肖特基二极管。除了该不同之处，图16的半导体器件100G包括与图13的半导体器件100F的那些相同的元件，因此本文将省略其详细描述。
参照图16，第二接触件包括阳极A和阴极C。阳极A布置在第五氮化物半导体层170上。阴极C通过贯穿第五氮化物半导体层170连接至第四异质结界面HJ4并经由连接部件CP电连接至空穴气接触件HGC。因此，当第二沟道层CH2形成时，电连接至第四异质结界面HJ4的阴极C可以电连接至第二沟道层CH2。
就此而言，如图16所示，第一源极接触件S1、空穴气接触件HGC、连接部件CP和阴极C可以单独地形成，但实施例不限于此。也就是说，第一源极接触件S1、空穴气接触件HGC、连接部件CP或阴极C的至少一部分可以一体形成。例如，第一源极接触件S1、空穴气接触件HGC、连接部件CP和阴极C可以一体形成。
图17为示出根据又一个实施例的包括图16的半导体器件100G的半导体电路的视图。
图16的半导体器件100G可以应用于如图17所示的作为半导体电路的降压转换器(或直流(DC)稳压器)，但实施例不限于此。也就是说，半导体器件100G可以根据其应用以各种形式耦接至无源元件。
除了图17的半导体电路包括肖特基二极管D2而不是图15的半导体电路的第二HFETQ2之外，图17的半导体电路包括与图15所示的半导体电路的那些相同的元件，因此本文将省略其详细描述。即，图17的半导体电路中的无源元件的连接形式与图15的半导体电路中的相同。作为第一器件的HFETQ1可以响应于第一偏置电压BV1而导通，作为第二器件的肖特基二极管D2可以在HFETQ1关断时导通。
参照图17，图16的第一结点N1可以连接至输入电压VI，图16的第二节点N2可以连接至接触点P3，第四节点N4和第五节点N5中的每一个可以接地(参考电位)，并且第一偏置电压BV1可以施加到图16的第六节点N6。现在将示意性地描述图17的半导体电路的操作。
当HFETQ1响应于第一偏置电压BV1关断时，停止直流输入电压VI的供应，因而电流由于电容器C2的相对端子之间的电压而流入电阻R2和肖特基二极管D2，并且能量累积在电感器L2中。
就此而言，当HFETQ1响应于第一偏置电压BV1而导通时，肖特基二极管D2关断，并且直流输入电压VI经由电感器L2向电容器C2再充电。同时，电流流向电阻R2。
因此，在图17的半导体电路中，当具有过大电平的电压施加到电阻R2时，HFETQ1由于第一偏置电压BV1而关断，从而可以稳定输出电压VO。
在上述半导体器件100A至100G中，栅电极G、G1或G2可以包括金属材料。例如，栅电极G、G1或G2可以包括难熔金属或其混合物。在另一个实施例中，栅电极G、G1或G2可以形成为单层或多层，包括选自镍(Ni)、金(Au)、铂(Pt)、钽(Ta)、氮化钽(TaN)、氮化钛(TiN)、钯(Pd)、钨(W)和硅化钨(WSi2)中的至少一种材料。例如，栅电极G、G1或G2的结构可以是包括由Ni/Au形成的多层或者由Pt形成的单层。
另外，源极接触件S、S1或S2和漏极接触件D、D1或D2可以由金属形成。另外，源极接触件S、S1或S2和漏极接触件D、D1或D2可以包括与栅电极G、G1或G2相同的材料。另外，源极接触件S、S1或S2和漏极接触件D、D1或D2可以由具有欧姆特性的电极材料形成。例如，源极接触件S、S1或S2和漏极接触件D、D1或D2可以形成为包括铝(Al)、钛(Ti)、铬(Cr)、镍(Ni)、铜(Cu)、金(Au)或钼(Mo)中的至少之一的单层或多层。例如，源极接触件S、S1或S2和漏极接触件D、D1或D2的结构可以是包括由Ti/Al或Ti/Mo形成的多层。
另外，阴极C可以由具有欧姆特性的金属材料形成。例如，阴极C可以形成为包括Al、Ti、Cr、Ni、Cu或Au中的至少之一的单层或多层。另外，阳极A可以包括金属材料。例如，阳极A可以包括难熔金属或其混合物。在另一个实施例中，阳极A可以包括选自Pt、锗(Ge)、Cu、Cr、Ni、Au、Ti、Al、Ta、TaN、TiN、Pd、W和WSi2中的至少一种材料。
同时，根据上述实施例，在图3、图4、图5、图11和图12分别示出的半导体器件100A、100B、100C、100D和100E中以及图13和图16分别示出的半导体器件100F和100G中，当第一接触件未覆盖的第一氮化物半导体层130的暴露部分的宽度W1或W2太小时，第一器件D1A至D1E的击穿电压可能太低。另一方面，当第一氮化物半导体层130的暴露部分的宽度W1或W2太大时，第一器件D1A至D1E的电阻可能增加。因此，第一氮化物半导体层130的暴露部分的上部宽度W1和W2中的每一个可以在2μm与25μm之间。
图18为图3、图4、图5、图11或图12所示的半导体器件100A、100B、100C、100D或100E的平面图。
分别示出半导体器件100A、100B、100C、100D和100E的图3、图4、图5、图11和图12与沿图18中的线C-C'截取的局部剖视图对应，但实施例不限于图18所示的平面图。
在图18所示的半导体器件100A、100B、100C、100D或100E中，附图标记‘300’指代在半导体器件100A、100B、100C、100D或100E具体实施为芯片的情况下的芯片边缘。参照图18，半导体器件100A、100B、100C、100D和100E中的每一个包括阳极A、阴极C、栅电极G、漏极/阳极接合焊盘302、源极接合焊盘304、栅极接合焊盘306、阴极接合焊盘308、漏极接触件D和源极接触件S。
漏极/阳极接合焊盘302是与阳极A和漏极接触件D电连接的部分。源极接合焊盘304是与源极接触件S电连接的部分。栅极接合焊盘306是与栅电极G电连接的部分。阴极接合焊盘308是与阴极C电连接的部分。
参照图18，第一器件D1A、D1B、D1C或D1D可以具有由第二接触件围绕的平面形状。例如，第一器件D1A、D1B、D1C或D1D可以具有由作为第二接触件的栅电极G围绕的平面形状。这样，当第一器件D1A、D1B、D1C或D1D由第二接触件围绕时，可以防止泄漏电流经由边缘300流入衬底110。
同时，如果假设根据上述实施例的半导体器件100A至100G的第一器件D1至D1E不包括电场阻挡层EFB以及第一氮化物半导体层130和第二氮化物半导体层140A、140B、140C、140D或140E，则上述实施例的有益效果可以理解为第一沟道层CH1代替载流子阻挡层CBL形成在第三异质结界面HJ3处，并且阳极A和其阴极C电连接至第一沟道层CH1。在上述假设下，第一沟道层CH1的电子面密度ns可能由于第一沟道层CH1与衬底110之间的电场而降低，如等式1所示。
[等式1]
n s = ns 0 - ϵ E q = ns 0 - ϵ V O q t
在等式1中，ns0表示当第一沟道层CH1与衬底110之间没有引起电场时，即，当第一沟道层CH1不存在部分耗尽时，作为第一沟道层CH1的2-DEG层的电子面密度，E表示第一沟道层CH1与衬底110之间的电场，ε表示第四氮化物半导体层160和缓冲层120中每一个的介电常数，q表示电子的电荷，t表示从第一沟道层CH1到衬底110的距离，以及VO表示输出电压。
如等式1所示，当作为第一沟道层CH1的2-DEG层的电子面密度降低时，第一器件的电阻RD1可能增加，如等式2所示。
[等式2]
R D 1 = W 1 n s × q × μ e × W D 1 = W 1 ( ns 0 - ϵ V O q t ) × q × μ e × W D 1
在等式2中，参考图3，W1表示阳极A与阴极C之间的距离，μe表示电子迁移率，以及WD1表示第一器件的总宽度。这样，当第一器件的电阻RD1增加时，图2所示的电流-电压特性可能恶化，如曲线20所示。
然而，在根据实施例的半导体器件100A至100G中，通过形成电场阻挡层EFB或第七氮化物半导体层190，防止了第一沟道层CH1与衬底110之间的电场对第一沟道层CH1造成影响，因此，如图10所示，第一沟道层CH1可以将电子面密度224保持恒定。因而，第一器件的电阻不会增加，并且图2的电流-电压特性可以保持处于曲线10。
在下文中，将参考图19a至图19g描述上述半导体器件100A的制造方法，并且将参考图20a至图20h描述半导体器件100C的制造方法，但实施例不限于此。即，可以使用除图19a至图19g以及图20a至图20h示出的方法之外的方法来制造半导体器件100A和100C。另外，显然本领域技术人员也可以通过修改图19a至图19g以及图20a至图20h所示的制造方法来制造半导体器件100B、100D、100E、100F和100G。
图19a至图19g为依次示出图3的半导体器件100A的制造方法的剖视图。
参照图19a，在衬底110上依次堆叠缓冲层120、第四氮化物半导体层160、第三氮化物半导体层150和第五氮化物半导体层170、第二氮化物半导体层140以及第一氮化物半导体层130。
衬底110可以包括导电材料。例如，衬底110可以是硅衬底、碳化硅衬底或GaN衬底，但衬底110的类型不限于上述示例。例如，衬底110可以是以(111)晶面作为主平面的硅衬底并且具有100μm至200μm的厚度。
缓冲层120可以包括AlN、GaN、SiC或AlGaN中的至少之一。当缓冲层120具有阈值厚度或更大厚度时，可以防止硅原子从衬底110扩散，并因此可以防止发生回熔。对于此操作，缓冲层120可以具有几十至几百纳米的厚度，例如，100nm至小于300nm的厚度。在一些实施例中，可以省略缓冲层120。
第一氮化物半导体层130、第二氮化物半导体层140、第三氮化物半导体层150、第四氮化物半导体层160和第五氮化物半导体层170可以使用包含第III族元素的氮化物例如通过金属有机化学气相沉积(MOCVD)来形成。就此而言，第三氮化物半导体层150和第五氮化物半导体层170相同。
随后，参照图19b，在第二氮化物半导体层130的整个上表面上方形成掩模层410，并且在掩模层410上形成暴露将要布置第二器件D2A的区域的光致抗蚀剂图案420。就此而言，掩模层410可以包括SiN。之后，使用光致抗蚀剂图案420作为掩模通过光刻、电子束光刻或纳米压印光刻来蚀刻掩模层410，并且使用经蚀刻的掩模层410和光致抗蚀剂图案420作为蚀刻掩模通过反应离子蚀刻(RIE)来干蚀刻第一氮化物半导体层130，以暴露第二氮化物半导体层140中将要布置第二器件D2A的接触件的区域。
接下来，参照图19c，去除光致抗蚀剂图案420，并且在第二氮化物半导体层140的暴露区域上形成栅电极G。
栅电极G可以由金属材料形成。例如，栅电极G可以包括难熔金属或其混合物。在另一个实施例中，栅电极G可以形成为单层或多层，包括选自Ni、Au、Pt、Ta、TaN、TiN、Pd、W和WSi2中的至少一种材料。例如，栅电极G可以形成为由Ni/Au形成的多层或者由Pt形成的单层。
接下来，参照图19d，使用栅电极G和掩模层410作为蚀刻掩模通过RIE干蚀刻第二氮化物半导体层140，以暴露第三氮化物半导体层150和第五氮化物半导体层170。就此而言，第二氮化物半导体层140A和栅极层148相同。
随后，参照图19e，去除掩模层410，并同时形成第一器件D1A的阴极C和第二器件D2A的源极接触件S和漏极接触件D。阴极C以及源极接触件S和漏极接触件D可以由相同的材料形成。阴极C以及源极接触件S和漏极接触件D中每一个可以由具有欧姆特性的金属形成。另外，阴极C以及源极接触件S和漏极接触件D中每一个可以包括与栅电极G相同的材料。另外，阴极C以及源极接触件S和漏极接触件D中每一个可以由具有欧姆特性的电极材料形成。例如，阴极C以及源极接触件S和漏极接触件D中每一个可以形成为包括Al、Ti、Cr、Ni、Cu、Au或Mo中的至少之一的单层或多层。例如，源极接触件S和漏极接触件D中的每一个可以形成为由Ti/Al或Ti/Mo形成的多层。
接下来，参照图19f，阳极A可以通过剥离(lift-off)形成以延伸到第一氮化物半导体层130的上表面和侧表面、第二氮化物半导体层140A的侧表面以及第三氮化物半导体层150的上表面。阳极A可以包括金属材料。例如，阳极A可以包括难熔金属或其混合物。在另一个实施例中，阳极A可以包括选自Pt、Ge、Cu、Cr、Ni、Au、Ti、Al、Ta、TaN、TiN、Pd、W和WSi2中的至少一种材料。
之后，参照图19g，形成连接阳极A和漏极接触件D的连接部件CP，并且在衬底110的背面形成金属层180。连接部件CP和金属层180可以由相同的材料形成并且包括具有导电性的材料。例如，连接部件CP和金属层180中每一个可以形成为包括Cr、Ni、Ti或Au中的至少之一的单层或多层。
图20a至图20h为依次示出图5的半导体器件的制造方法的剖视图。
图20a至图20e所示的制造过程与图19a至图19e所示的那些相同，因此本文将省略其详细描述。
参照图20f，形成贯穿第一氮化物半导体层130和第二氮化物半导体层140的开口142A(例如，通孔)。例如，通孔142A可以通过干蚀刻第一氮化物半导体层130和第二氮化物半导体层140C形成。
随后，参照图20g，阳极A形成在通孔142A的底表面146和侧表面144以及第一氮化物半导体层130的上表面。阳极A可以由金属材料形成。例如，阳极A可以包括难熔金属或其混合物。在另一个实施例中，阳极A可以包括Pt、Ge、Cu、Cr、Ni、Au、Ti、Al、Ta、TaN、TiN、Pd、W和WSi2中的至少一种材料。
接下来，参照图20h，为了电连接阳极A和漏极接触件D，连接部件CP形成为从阳极A的上表面经由第一氮化物半导体层130和第二氮化物半导体层140C的侧表面延伸到漏极接触件D。
根据上述实施例的半导体器件可以应用于各种半导体电路，例如，DC-DC转换器、AC-DC转换器、AC-AC转换器、DC-AC转换器、三相电机、DC稳压器等。
另外，上述半导体电路可以应用于各种装置。例如，图17的半导体电路可以应用于三相感应电动机驱动装置。
在下文中，将描述包括根据上述实施例的半导体电路的三相感应电动机驱动装置的构造和操作。
图21为根据一个实施例的三相感应电动机驱动装置的框图。参照图21，三相感应电动机驱动装置包括三相电源510、整流单元520、DC稳压器530、转换单元540和三相感应电动机550。
三相电源510将三相电压供应给整流单元520。从三相电源510施加到整流单元520的电压例如可以是380V。整流单元520将从三相电源510供应的电压进行整流，并且整流后的电压输出到DC稳压器530。例如，通过整流单元520整流后的电压可以是630V。
DC稳压器530通过降低整流后的电压的电平来稳定整流单元520所整流的电压，并将稳定电压输出到转换单元540。就此而言，DC稳压器530可以对应于图17的半导体电路。上文已参考图17描述了DC稳压器530的操作。
转换单元540将从DC稳压器530输出的稳定电压转换为三相AC电压并将三相AC电压输出到三相感应电动机550。三相感应电动机550被从转换单元540输出的三相AC电压驱动。
虽然已经参考其许多示例性实施例描述了多个实施例，但是应理解，本领域技术人员能够设计落入本公开的原理的精神和范围内的很多其它变型和实施例。更具体地，在本公开、附图以及所附权利要求的范围内，可以对对象组合排列的零部件和/或排列进行很多变化和变型。除了零部件和/或排列的变化和变型之外，替代用途对本领域技术人员来说也是显而易见的。
发明的实施方式
已经以最佳实施方式进行了描述。
工业实用性
根据上述实施例的半导体器件可以应用于各种半导体电路，例如，DC-DC转换器、AC-DC转换器、AC-AC转换器、DC-AC转换器、三相电路电动机、DC稳压器等，并且根据上述实施例的半导体电路可以应用于诸如三相感应电动机驱动装置等各种装置。

Claims (52)

1.一种半导体器件，包括：
衬底；以及
多个器件，位于所述衬底上，
其中所述多个器件中的第一器件包括：
第一氮化物半导体层，位于所述衬底上；
第二氮化物半导体层，与所述第一氮化物半导体层一起在所述衬底与所述第一氮化物半导体层之间形成第一异质结界面；
第三氮化物半导体层，与所述第二氮化物半导体层一起在所述衬底与所述第二氮化物半导体层之间形成第二异质结界面；以及
第一接触件，配置为电连接至所述第一异质结界面和所述第二异质结界面。
2.根据权利要求1所述的半导体器件，其中所述第一器件还包括：
第四氮化物半导体层，与所述第三氮化物半导体层一起在所述衬底与所述第三氮化物半导体层之间形成第三异质结界面。
3.根据权利要求1所述的半导体器件，其中所述第一氮化物半导体层具有5nm至40nm的厚度。
4.根据权利要求1所述的半导体器件，其中所述第二氮化物半导体层具有15nm至100nm的厚度。
5.根据权利要求1所述的半导体器件，其中所述第三氮化物半导体层具有5nm至40nm的厚度。
6.根据权利要求2所述的半导体器件，其中所述第三氮化物半导体层和所述第四氮化物半导体层包括不同的成分。
7.根据权利要求2所述的半导体器件，其中所述第三氮化物半导体层和所述第四氮化物半导体层包括相同的成分，并且所述第三氮化物半导体层和所述第四氮化物半导体层中的所述成分的含量彼此不同。
8.根据权利要求2所述的半导体器件，其中所述多个器件中的第二器件包括：
第五氮化物半导体层，位于所述衬底上；
第六氮化物半导体层，与所述第五氮化物半导体层一起在所述衬底与所述第五氮化物半导体层之间形成第四异质结界面；以及
第二接触件，配置为连接至所述第四异质结界面。
9.根据权利要求8所述的半导体器件，还包括：
连接部件，配置为将所述第一接触件电连接至所述第二接触件。
10.根据权利要求8所述的半导体器件，其中所述第三氮化物半导体层和所述第五氮化物半导体层一体形成。
11.根据权利要求8所述的半导体器件，所述第四氮化物半导体层和所述第六氮化物半导体层一体形成。
12.根据权利要求8所述的半导体器件，其中所述第一器件包括肖特基二极管，并且所述第二器件包括异质结场效应晶体管。
13.根据权利要求9所述的半导体器件，其中所述第一接触件包括配置为分别连接至所述第一异质结界面的相对侧的阴极和阳极，并且所述阳极配置为电连接至所述第二异质结界面。
14.根据权利要求13所述的半导体器件，其中所述第二接触件包括：
栅电极，布置在所述第五氮化物半导体层上；以及
漏极接触件和源极接触件，其间布置有所述栅电极并且配置为电连接至所述第四异质结界面，并且
其中所述漏极接触件配置为经由所述连接部件电连接至所述阳极。
15.根据权利要求14所述的半导体器件，其中所述第二器件还包括：
栅极层，布置在所述栅电极与所述第五氮化物半导体层之间。
16.根据权利要求15所述的半导体器件，其中所述栅极层和所述第二氮化物半导体层包括相同的材料。
17.根据权利要求15所述的半导体器件，其中所述栅极层具有20nm至100nm的厚度。
18.根据权利要求14所述的半导体器件，其中所述阳极、所述连接部件或所述漏极接触件的至少一部分一体形成。
19.根据权利要求13所述的半导体器件，其中所述阳极布置为从所述第一氮化物半导体层的上表面经由所述第一氮化物半导体层和所述第二氮化物半导体层的侧表面延伸到所述第三氮化物半导体层的上表面。
20.根据权利要求19所述的半导体器件，其中所述阳极未覆盖的所述第一氮化物半导体层的暴露上部具有2μm至25μm的宽度。
21.根据权利要求14所述的半导体器件，
其中所述第二氮化物半导体层包括：凸缘部，从所述第二氮化物半导体层的下部朝向所述第二器件突出以朝向所述第二器件延伸，所述第二氮化物半导体层通过与所述第三氮化物半导体层一起形成所述第二异质结界面，并且
其中所述阳极布置为与所述第二异质结界面相对，所述凸缘部布置在所述阳极与所述第二异质结界面之间，并且所述阳极配置为经由所述连接部件电连接至所述第二异质结界面。
22.根据权利要求14所述的半导体器件，其中所述阳极布置为从穿过所述第一氮化物半导体层和所述第二氮化物半导体层形成的开口的底表面和侧表面延伸到所述第一氮化物半导体层的上表面。
23.根据权利要求22所述的半导体器件，其中所述开口具有贯穿所述第一氮化物半导体层和所述第二氮化物半导体层以暴露所述第三氮化物半导体层的通孔。
24.根据权利要求22所述的半导体器件，其中所述开口具有不完全贯穿所述第一氮化物半导体层和所述第二氮化物半导体层的盲孔。
25.根据权利要求8所述的半导体器件，其中所述第一器件包括第一异质结场效应晶体管，并且所述第二器件包括第二异质结场效应晶体管。
26.根据权利要求9所述的半导体器件，
其中所述第一接触件包括：
第一栅电极，位于所述第一氮化物半导体层上；
第一漏极接触件和第一源极接触件，其间布置有所述第一栅电极并且配置为分别连接至所述第一异质结界面的相对侧；以及
空穴气接触件，配置为将所述第一源极接触件电连接至所述连接部件和所述第二异质结界面，并且
其中所述连接部件配置为将所述空穴气接触件连接至所述第二接触件。
27.根据权利要求26所述的半导体器件，
其中所述第二接触件包括：
第二栅电极，位于所述第五氮化物半导体层上；以及
第二漏极接触件和第二源极接触件，其间布置有所述第二栅电极并且配置为分别连接至所述第四异质结界面的相对侧，并且
其中所述连接部件配置为电连接所述空穴气接触件和所述第二漏极接触件。
28.根据权利要求27所述的半导体器件，其中所述第一源极接触件、所述空穴气接触件、所述连接部件或所述第二漏极接触件的至少一部分一体形成。
29.根据权利要求8所述的半导体器件，其中所述第一器件包括异质结场效应晶体管，并且所述第二器件包括肖特基二极管。
30.根据权利要求26所述的半导体器件，其中所述第二接触件包括：
阳极，布置在所述第五氮化物半导体层上；以及
阴极，配置为通过贯穿所述第五氮化物半导体层连接至所述第四异质结界面并且经由所述连接部件电连接至所述空穴气接触件。
31.根据权利要求30所述的半导体器件，其中所述第一源极接触件、所述空穴气接触件、所述连接部件或所述阴极的至少一部分一体形成。
32.根据权利要求1所述的半导体器件，其中所述衬底包括导电材料。
33.根据权利要求1所述的半导体器件，还包括：
金属层，布置在所述衬底的背面以面向所述第一器件和所述第二器件。
34.根据权利要求1所述的半导体器件，其中所述第一器件具有由所述第二接触件所围绕的平面形状。
35.根据权利要求14所述的半导体器件，其中所述第一器件具有由所述栅电极所围绕的平面形状。
36.根据权利要求1所述的半导体器件，其中所述第二异质结界面具有的宽度等于或大于所述第一异质结界面的宽度。
37.一种半导体器件，包括：
衬底；以及
多个器件，位于所述衬底上，
其中所述多个器件中的第一器件包括：
第一氮化物半导体层，位于所述衬底上；
第二氮化物半导体层，与所述第一氮化物半导体层一起在所述衬底与所述第一氮化物半导体层之间形成第一异质结界面；
第七氮化物半导体层，布置在所述衬底与所述第二氮化物半导体层之间并掺杂有p型掺杂剂；以及
第一接触件，配置为电连接至所述第一异质结界面和所述第七氮化物半导体层。
38.根据权利要求37所述的半导体器件，其中包括在所述第七氮化物半导体层中的所述p型掺杂剂具有1018/cm3至1020/cm3的掺杂浓度。
39.根据权利要求37所述的半导体器件，其中所述第二氮化物半导体层具有5nm至500nm的厚度。
40.根据权利要求37所述的半导体器件，其中所述第一器件还包括：
第三氮化物半导体层，布置在所述衬底与所述第七氮化物半导体层之间；以及
第四氮化物半导体层，与所述第三氮化物半导体层一起在所述衬底与所述第三氮化物半导体层之间形成第三异质结界面。
41.根据权利要求40所述的半导体器件，其中所述多个器件中的第二器件包括：
第五氮化物半导体层，位于所述衬底上；
第六氮化物半导体层，与所述第五氮化物半导体层一起在所述衬底与所述第五氮化物半导体层之间形成第四异质结界面；以及
第二接触件，配置为连接至所述第四异质结界面。
42.根据权利要求41所述的半导体器件，
其中所述第二接触件包括栅电极，并且
其中所述第二器件还包括：
栅极层，布置在所述栅电极与所述第五氮化物半导体层之间。
43.根据权利要求42所述的半导体器件，其中所述第七氮化物半导体层和所述栅极层中每一个具有20nm至300nm的厚度。
44.一种半导体器件，包括：
衬底；
第一器件和第二器件，位于所述衬底上；以及
连接部件，配置为将所述第一器件电连接至所述第二器件，
其中所述第一器件包括：
第一沟道层；
第一接触件，配置为连接至所述第一沟道层；以及
电场阻挡层，布置在所述第一沟道层与所述衬底之间以阻挡其间的电场，并且
其中所述第二器件包括：
第二沟道层；以及
第二接触件，配置为连接至所述第二沟道层并经由所述连接部件连接至所述第一接触件。
45.根据权利要求44所述的半导体器件，其中所述第一器件还包括：
载流子阻挡层，布置在所述电场阻挡层与所述衬底之间以防止载流子从所述电场阻挡层迁移到所述衬底中。
46.一种半导体电路，包括：
根据权利要求9所述的半导体器件；以及
无源元件，配置为连接至所述半导体器件。
47.根据权利要求46所述的半导体电路，
其中所述无源元件包括：
电感器，具有配置为连接至输入电压的第一端子和配置为连接至所述连接部件的第二端子；以及
电容器，配置为连接至输出电压，
其中所述第一器件配置为连接在所述电感器的所述第二端子与所述输出电压之间，并且
其中所述第二器件配置为连接在所述电感器的所述第二端子与参考电位之间。
48.根据权利要求47所述的半导体电路，其中所述第一器件和所述第二器件配置为响应于偏置电压而交替导通。
49.根据权利要求47所述的半导体电路，其中所述第二器件配置为响应于正偏置电压而导通。
50.根据权利要求47所述的半导体电路，其中所述第二器件配置为响应于负偏置电压而关断。
51.根据权利要求46所述的半导体电路，
其中所述无源元件包括：
电感器，配置为连接在所述连接部件与输出电压之间；以及
电容器，配置为连接至所述输出电压，
其中所述第一器件配置为连接在输入电压与所述连接部件之间，并且
其中所述第二器件配置为连接在所述连接部件与参考电位之间。
52.根据权利要求51所述的半导体电路，其中所述第一器件和所述第二器件配置为响应于偏置电压而交替导通。
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