CN112154542B - 电子装置 - Google Patents

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Abstract

本公开涉及一种半导体结构。所述半导体结构包含第一氮化物半导体层；第二氮化物半导体层以及第一导电结构。所述第二氮化物半导体层安置在所述第一氮化物半导体层上。所述第一导电结构安置在所述第二氮化物半导体层上。所述第一导电结构充当晶体管的漏极和源极中的一个以及二极管的阳极和阴极中的一个。

Description

电子装置
技术领域
本公开涉及一种电子装置，并且具体地涉及一种III-V族电子装置。
背景技术
包含直接带隙半导体的组件，例如包含III-V族材料或III-V族化合物(类别：III-V族化合物)的半导体组件由于其特性而可以在各种条件下或在各种环境中(例如，在不同的电压和频率下)运行或工作。
半导体组件可以包含异质结双极性晶体管(HBT)、异质结场效应晶体管(HFET)、高电子迁移率晶体管(HEMT)、调制掺杂FET(MODFET)等。
发明内容
在一些实施例中，半导体结构包含第一氮化物半导体层；第二氮化物半导体层以及第一导电结构。所述第二氮化物半导体层安置在所述第一氮化物半导体层上。所述第一导电结构安置在所述第二氮化物半导体层上。所述第一导电结构充当晶体管的漏极和源极中的一个以及二极管的阳极和阴极中的一个。
在一些实施例中，半导体结构包含第一氮化物半导体层、晶体管以及二极管。所述晶体管具有所述第一氮化物半导体层的第一表面上的漏极和源极。所述二极管具有所述第一氮化物半导体层的所述第一表面上的阳极和阴极。所述二极管的所述阳极和所述阴极在与所述第一氮化物半导体层的所述第一表面基本上平行的方向上布置。
附图说明
当与附图一起阅读以下详细描述时，根据以下详细描述最好地理解本公开的实施例的各方面。注意，各种结构可能未按比例绘制，并且为了讨论的清楚起见，可以任意增加或减小各种结构的尺寸。
图1展示了根据本公开的一些实施例的电子装置的示意图。
图2展示了根据本公开的一些实施例的电子装置的示意图。
图3展示了根据本公开的一些实施例的半导体结构的横截面视图。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J和图4K展示了根据本公开的一些实施例的在制造半导体结构中的若干个操作。
具体实施方式
以下公开提供了用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述了组件和布置的具体实例。当然，这些仅仅是实例并且不旨在是限制性的。在本公开中，对在第二特征之上或上形成第一特征的引用可以包含将第一特征和第二特征被形成为直接接触的实施例，并且还可以包含可以在第一特征与第二特征之间形成另外的特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰的目的并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
下文详细讨论了本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定上下文中具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。
如III-V族化合物等直接带隙材料可以包含但不限于，例如，砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)等。
图1展示了根据本公开的一些实施例的电子装置1的示意图。电子装置1可以包含晶体管T1和二极管D1。
在一些实施例中，晶体管T1可以由如III-V族化合物等直接带隙材料形成或包含所述直接带隙材料，所述直接带隙材料包含但不限于例如GaAs、InP、GaN、InGaAs和AlGaAs。在一些实施例中，晶体管T1可以包含III族氮化物晶体管。在一些实施例中，晶体管T1可以包含基于GaN的晶体管。在一些实施例中，晶体管T1可以包含高电子迁移率晶体管(HEMT)。在一些实施例中，二极管D1可以包含肖特基二极管(或肖特基势垒二极管(SBD))。
晶体管T1可以具有栅极(G)、漏极(D)和源极(S)。在一些实施例中，晶体管T1可以是或可以包含“常闭”型晶体管。例如，在操作中，如果施加在晶体管T1的栅极与源极之间的电压(即，Vgs)等于或大于晶体管T1的阈值电压(Vth)，则可以接通晶体管T1以接触电流(例如，从漏极到源极)。如果施加在晶体管T1的栅极与源极之间的电压(即，Vgs)小于晶体管T1的阈值电压(Vth)，则将断开晶体管T1。在其它实施例中，取决于不同的设计规范，晶体管T1可以是或可以包含“常开”型晶体管。
如图1所示，二极管D1并联连接到晶体管T1。例如，晶体管T1的漏极电连接到二极管D1的阴极，并且晶体管T1的源极电连接到二极管D1的阳极。在一些实施例中，电子装置1可以在电力装置(例如，DC-DC电路)中工作。当电子装置1作为电力装置或在电力装置中工作时，晶体管T1可以频繁地切换(例如，接通和断开)。通过将二极管D1与晶体管T1并联连接，电子装置1的等效导通电阻将减小，这可以降低电子装置1的功耗。
图2展示了根据本公开的一些实施例的电子装置2的示意图。在一些实施例中，如图2所示的电子装置2可以是或可以包含DC-DC电路。例如，如图2所示的电子装置2可以是或可以包含降压转换器(buck converter或step-down converter)。例如，电子装置2可以被配置成将电压从其输入电压Vin降(同时使电流增加)到其输出电压Vout。电子装置2可以包含如图1所展示的电子装置1、晶体管T2、电感器L1、电容器C1、电阻器R1和控制器(或驱动器)21。
将控制器21连接到晶体管T1的栅极和晶体管T2的栅极。在一些实施例中，控制器21被配置成将互补信号传输到晶体管T1和T2，以控制晶体管T1和T2的接通/断开状态。例如，如果传输到晶体管T1的信号具有逻辑值“1”，则传输到晶体管T2的信号将具有逻辑值“0”，并且反之亦然。例如，控制器21被配置成确保晶体管T1和T2中的一个晶体管断开，而另一个晶体管接通，以便执行同步整流。
晶体管T2的栅极连接到控制器21以从控制器21接收信号。晶体管T2的漏极被连接以接收输入电压Vin。晶体管T2的源极连接到晶体管T1的漏极和电感器L1。在由晶体管T2的栅极接收到的信号高于晶体管T2的阈值电压(例如，输入到晶体管T2的信号具有逻辑值“1”)的情况下，晶体管T2接通以传导电流，否则，晶体管T2断开。
在一些实施例中，晶体管T2可以由如III-V族化合物等直接带隙材料形成或包含所述直接带隙材料，所述直接带隙材料包含但不限于例如GaAs、InP、GaN、InGaAs和AlGaAs。在一些实施例中，晶体管T2可以包含III族氮化物晶体管。在一些实施例中，晶体管T2可以包含基于GaN的晶体管。在一些实施例中，晶体管T2可以包含HEMT。
晶体管T1的栅极连接到控制器21，以从控制器21接收另一个信号，所述另一个信号与由晶体管T2接收到的信号互补。晶体管T1的漏极连接到晶体管T2的漏极和电感器L1。晶体管T1的源极连接到接地。在由晶体管T1的栅极接收到的信号高于晶体管T1的阈值电压(例如，输入到晶体管T1的信号具有逻辑值“1”)的情况下，晶体管T1接通以传导电流，否则，晶体管T1断开。
电感器L1连接在晶体管T1或T2的漏极与电子装置2的输出之间。电容器C1连接在电子装置2的输出与接地之间。电阻器R1连接在电子装置2的输出与接地之间。
在一些实施例中，在操作中，当控制器21被配置成接通晶体管T2并断开晶体管T1(例如，电子装置2处于接通状态)时，晶体管T2被配置成将电流传导到电感器L1、电容器C1和电阻器R1。当电流开始增加时，电感器L1被配置成响应于变化的电流而跨所述电感器的端子产生反向电压。此电压降抵消了输入电压Vin，并且因此降低了输出电压Vout。例如，输出电压Vout可以基本上等于输入电压Vin减去电感器L1的电压降和晶体管T2的漏极与源极之间的电压降(例如，VDS)。随着时间的推移，电流的变化率降低，并且跨电感器L1的电压也降低，这可能增加输出电压Vout。在此时间期间，电感器L1被配置成以磁场的形式储存能量。在控制器21被配置成断开晶体管T2并接通晶体管T1(例如，电子装置2处于断开状态)的情况下，电子装置2与输入电压Vin断开连接，并且电流会减少。减小的电流将跨电感器产生电压降(与接通状态下的电压降相反)，并且电感器L1被配置成用作电流源。电感器的磁场中储存的能量支持电流通过电感器L2从晶体管T1流向电子装置2的输出，以弥补输出电压Vout的降低。
图3展示了根据本公开的一些实施例的半导体结构3的横截面视图。在一些实施例中，如参考图1所描述和展示的电子装置1的横截面视图可以与如图3所示的半导体结构3的横截面视图类似或相同。
例如，如图3所示的半导体结构3可以包含如图1所示的并联连接的晶体管T1和二极管D1。半导体结构3包含衬底30、缓冲层31、半导体层32和33、绝缘层34、掺杂半导体层362、导电结构361、363、365、366、371、372、373、374、391、392、393、394、场板381、382、383和钝化层351、352、353、354、355、356、357、358。
衬底30可以包含例如但不限于硅(Si)、掺杂Si、碳化硅(SiC)或一或多种其它合适的材料。在一些实施例中，衬底30可以包含p型半导体材料。衬底30可以包含掺杂浓度为约1017个原子/cm3到约1021个原子/cm3的p型半导体材料。衬底30可以包含掺杂浓度为约1019个原子/cm3到约1021个原子/cm3的p型半导体材料。衬底30可以包含掺杂浓度为约1020个原子/cm3到约1021个原子/cm3的p型半导体材料。在一些实施例中，衬底30可以包含p型掺杂硅层。在一些实施例中，衬底30可以包含掺杂有砷(As)的硅层。在一些实施例中，衬底30可以包含掺杂有磷(P)的硅层。在一些实施例中，衬底30可以包含n型半导体材料。衬底30可以包含掺杂浓度为约1017个原子/cm3到约1021个原子/cm3的n型半导体材料。衬底30可以包含掺杂浓度为约1019个原子/cm3到约1021个原子/cm3的n型半导体材料。衬底30可以包含掺杂浓度为约1020个原子/cm3到约1021个原子/cm3的n型半导体材料。在一些实施例中，衬底30可以包含n型掺杂硅层。在一些实施例中，衬底30可以包含掺杂有硼(B)的硅层。在一些实施例中，衬底30可以包含掺杂有镓(Ga)的硅层。
缓冲层31可以安置在衬底30上。在一些实施例中，缓冲层31可以包含氮化物。在一些实施例中，缓冲层31可以包含例如但不限于氮化铝(AlN)。在一些实施例中，缓冲层31可以包含例如但不限于氮化铝镓(AlGaN)。在一些实施例中，缓冲层31可以包含多层结构。在一些其它实施例中，缓冲层31可以包含单层结构。
半导体层32可以安置在缓冲层31上。半导体层32可以包含III-V族材料或化合物。半导体层32可以包含例如但不限于III族氮化物。半导体层32可以包含例如但不限于氮化镓(GaN)。半导体层32可以包含例如但不限于氮化铝(AlN)。半导体层32可以包含例如但不限于氮化铟(InN)。半导体层32可以包含例如但不限于InxAlyGa(1-x-y)N的化合物，其中x+y≦1。半导体层32可以包含例如但不限于AlyGa(1-y)N的化合物，其中y≦1。
半导体层33可以安置在半导体层32上。半导体层33可以包含例如但不限于III族氮化物。半导体层33可以包含例如但不限于AlyGa(1-y)N的化合物，其中y≦1。半导体层33可以包含例如但不限于GaN。半导体层33可以包含例如但不限于AlN。半导体层33可以包含例如但不限于InN。半导体层33可以包含例如但不限于InxAlyGa(1-x-y)N的化合物，其中x+y≦1。
可以在半导体层33与半导体层32之间形成异质接口。半导体层33的带隙可以比半导体层32的带隙相对更大。例如，半导体层33可以包含AlGaN，AlGaN的带隙可以为约4eV，半导体层32可以包含GaN，并且GaN的带隙可以为约3.4eV。
在一些实施例中，半导体层32可以充当或包含电子沟道区域(或沟道层)。沟道区域可以包含通常在异质结构中可用的二维电子气(2DEG)区域。在2DEG区域中，电子气可以在二维方向(或侧向方向)上自由移动，但是在另一个维度(例如，竖直方向)上的移动受到限制。在一些实施例中，可以在半导体层32内形成沟道区域。在一些实施例中，可以邻近位于半导体层32与半导体层33之间的接口形成沟道区域。
在一些实施例中，半导体层33可以充当阻挡层。例如，半导体层33可以充当设置在半导体层32上的阻挡层。
绝缘层34安置在半导体层33上。在一些实施例中，绝缘层34可以安置在掺杂半导体层362的顶表面的从导电结构363暴露的一部分上。在一些实施例中，绝缘层34安置在导电结构363的顶表面的从导电结构375暴露的一部分上。绝缘层34可以包含介电材料。绝缘层34可以包含氮化物。绝缘层34可以包含例如但不限于氮化硅(Si3N4)。绝缘层34可以包含氧化物。绝缘层34可以包含例如但不限于氧化硅(SiO2)。
掺杂半导体层362可以安置在半导体层33上。在一些实施例中，掺杂半导体层362可以穿透绝缘层34并且接触半导体层33的顶表面。掺杂半导体层362可以包含掺杂III-V族材料。在一些实施例中，掺杂半导体层362可以包含p型III-V族材料。掺杂半导体层362可以包含例如但不限于p型III族氮化物。掺杂半导体层362可以包含例如但不限于p型GaN。掺杂半导体层362可以包含例如但不限于p型AlN。掺杂半导体层362可以包含例如但不限于p型InN。掺杂半导体层362可以包含例如但不限于p型AlGaN。掺杂半导体层362可以包含例如但不限于p型InGaN。掺杂半导体层362可以包含例如但不限于p型InAlN。当掺杂半导体层362包含p型III-V族材料时，掺杂半导体层362的掺杂材料可以包含例如但不限于Mg、Zn和Ca中的至少一种。
掺杂半导体层362还可以包含其它p型半导体材料。掺杂半导体层362可以包含例如但不限于p型CuO。掺杂半导体层362可以包含例如但不限于p型NiOx。当掺杂半导体层362包含p型CuO时，掺杂半导体层362的掺杂材料可以包含例如但不限于Mg、Zn和Ca中的至少一种。当掺杂半导体层362包含p型NiOx时，掺杂半导体层362的掺杂材料可以包含例如但不限于Mg、Zn和Ca中的至少一种。
掺杂半导体层362可以包含掺杂浓度为约1017个原子/cm3到约1021个原子/cm3的p型半导体材料。掺杂半导体层362可以包含掺杂浓度为约1019个原子/cm3到约1021个原子/cm3的p型半导体材料。掺杂半导体层362可以包含掺杂浓度为约1020个原子/cm3到约1021个原子/cm3的p型半导体材料。
导电结构363可以安置在掺杂半导体层362上。掺杂半导体层362安置在导电结构363与半导体层33之间。在一些实施例中，导电结构363可以包含金属。导电结构363可以包含例如但不限于金(Au)、铂(Pt)、钛(Ti)、钯(Pd)、镍(Ni)和钨(W)。在一些实施例中，导电结构363c可以包含合金。导电结构363可以包含例如但不限于氮化钛(TiN)。
导电结构375可以安置在导电结构363上。导电结构375可以用作通孔。导电结构375可以用作将导电结构363电连接到外部的通孔。例如，导电结构375可以安置在钝化层354上并且穿透钝化层351、352、353和354以电连接到导电结构363。导电结构375可以包含金属。导电结构375可以包含金属化合物。导电结构375可以包含例如但不限于铜(Cu)、钨(W)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
在一些实施例中，导电结构375(或导电结构363)可以充当晶体管T1的栅极(或栅极端子)。例如，导电结构375可以被配置成控制半导体层32中的沟道区域(或2DEG)。例如，导电结构375可以施加有用于控制半导体层32中的沟道区域的电压。例如，导电结构375可以施加有用于控制半导体层32中和导电结构375下方的沟道区域的电压。例如，导电结构375可以施加有用于控制导电或控制导电结构361与导电结构365之间的导电的电压。
导电结构361安置在半导体层33上。导电结构361可以安置在钝化层352上。导电结构361可以穿透钝化层351、352和绝缘层34。导电结构361可以对半导体层33的顶表面进行导电。导电结构361可以包含金属。在一些实施例中，导电结构361可以包含例如但不限于铝(Al)、钛(Ti)、钯(Pd)、镍(Ni)和钨(W)。在一些实施例中，导电结构361可以包含金属合金。导电结构361可以包含例如但不限于氮化钛(TiN)。在一些实施例中，导电结构361可以是或可以包含多层结构。例如，导电结构361可以包含Ti、AlSi、Ti和TiN。
导电结构371可以安置在导电结构361上。导电结构371可以用作通孔。导电结构371可以用作将导电结构361电连接到外部的通孔。例如，导电结构371可以穿透钝化层353、354、355和356以电连接到导电结构361。导电结构371可以包含金属。导电结构371可以包含金属化合物。导电结构371可以包含例如但不限于铜(Cu)、钨(W)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。在一些实施例中，导电结构371(或导电结构361)可以充当晶体管T1的源极(或源极端子)。
绝缘层364安置在半导体层33上。绝缘层364安置在钝化层351上。在一些实施例中，绝缘层364可以穿透钝化层351、绝缘层34和半导体层33的一部分。例如，钝化层351、绝缘层34和半导体层33的一部分可以覆盖绝缘层364的侧面(或侧壁)的至少一部分。在其它实施例中，绝缘层364可以不在半导体层33内延伸。例如，绝缘层364的底表面与半导体层33的顶表面接触。绝缘层364可以包含介电材料。绝缘层364可以包含氮化物。绝缘层364可以包含例如但不限于氮化硅(Si3N4)。绝缘层364可以包含氧化物。绝缘层364可以包含例如但不限于氧化硅(SiO2)。
导电结构365安置在半导体层33上。导电结构365安置在绝缘层364上。在一些实施例中，导电结构365可以穿透钝化层351、绝缘层34和半导体层33的一部分。在其它实施例中，导电结构365可以不在半导体层33内延伸。例如，导电结构365的底表面与半导体层33的顶表面接触。导电结构365可以包含金属。在一些实施例中，导电结构365可以包含例如但不限于钛(Ti)和镍(Ni)。在一些实施例中，导电结构365可以包含金属合金。导电结构365可以包含例如但不限于氮化钛(TiN)。
导电结构376安置在导电结构365上。导电结构376可以用作通孔。导电结构376可以用作将导电结构365电连接到外部的通孔。例如，导电结构376可以安置在钝化层354上并且穿透钝化层352、353和354以电连接到导电结构365。导电结构376可以包含金属。导电结构376可以包含金属化合物。导电结构376可以包含例如但不限于铜(Cu)、钨(W)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。在一些实施例中，导电结构376(或导电结构365)可以充当二极管D1的阳极。
在一些实施例中，导电结构365可以安置在导电结构363与导电结构366之间。例如，导电结构365与导电结构363之间的距离小于导电结构366与导电结构363之间的距离。例如，导电结构365比导电结构366更靠近导电结构363。例如，导电结构366比导电结构365更远离导电结构363。
导电结构366安置在半导体层33上。导电结构366可以安置在钝化层352上。导电结构366可以穿透钝化层351、352和绝缘层34。导电结构366可以对半导体层33的顶表面进行导电。导电结构366可以包含金属。在一些实施例中，导电结构366可以包含例如但不限于铝(Al)、钛(Ti)、钯(Pd)、镍(Ni)和钨(W)。在一些实施例中，导电结构366可以包含金属合金。导电结构366可以包含例如但不限于氮化钛(TiN)。在一些实施例中，导电结构366可以是或可以包含多层结构。例如，导电结构366可以包含Ti、AlSi、Ti和TiN。
导电结构373可以安置在导电结构366上。导电结构373可以用作通孔。导电结构373可以用作将导电结构366电连接到外部的通孔。例如，导电结构373可以穿透钝化层353、354、355和356以电连接到导电结构366。导电结构373可以包含金属。导电结构373可以包含金属化合物。导电结构373可以包含例如但不限于铜(Cu)、钨(W)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
在一些实施例中，导电结构373(或导电结构366)可以充当晶体管T1的漏极(或漏极端子)。在一些实施例中，导电结构373(或导电结构366)可以充当二极管D1的阴极。在一些实施例中，导电结构373(或导电结构366)可以充当晶体管T1的漏极和二极管D1的阴极两者。例如，二极管D1的阴极和晶体管T1的漏极共享电触点或电极(即，导电结构373或366)。
场板381安置在钝化层353上。场板381可以由钝化层354覆盖。场板382安置在钝化层354上。场板382可以由钝化层355覆盖。场板383安置在钝化层355上。场板382可以由钝化层356覆盖。场板381、场板382和场板383彼此不接触。场板381、场板382和场板383彼此间隔开。在一些实施例中，场板381、场板382和场板383可以在与衬底30的顶表面基本上垂直的方向上部分或完全重叠。在一些实施例中，场板381可以处于零电势。场板382可以处于零电势。场板383可以处于零电势。
在一些实施例中，场板381可以通过其它导体结构连接到导电结构371(例如，源极端子)、导电结构375(例如，栅极端子)和/或导电结构373(例如，漏极端子)。场板382可以通过其它导体结构连接到导电结构371、导电结构375和/或导电结构373。场板383可以通过其它导体结构连接到导电结构371、导电结构375和/或导电结构373。
场板381可以减小栅极端子(例如，掺杂半导体层362)与漏极端子(例如，导电结构366)之间的电场。例如，场板381可以减小邻近漏极端子的电场。场板382可以减小栅极端子与漏极端子之间的电场。例如，场板382可以减小邻近漏极端子的电场。场板383可以减小栅极端子与漏极端子之间的电场。例如，场板383可以减小邻近漏极端子的电场。
场板381可以允许导体结构(例如，掺杂半导体层365与导电结构366)之间的电场均匀分布，提高了对电压的耐受性，并且允许电压缓慢释放，从而提高晶体管T1的可靠性。场板382可以允许导体结构(例如，掺杂半导体层365与导电结构366)之间的电场均匀分布，提高了对电压的耐受性，并且允许电压缓慢释放，从而提高晶体管T1的可靠性。场板383可以允许导体结构(例如，掺杂半导体层365与导电结构366)之间的电场均匀分布，提高了对电压的耐受性，并且允许电压缓慢释放，从而提高晶体管T1的可靠性。
尽管本公开的附图描绘了半导体结构3具有三个场板，但是本公开不限于此。在一些实施例中，半导体结构3可以包含更多或更少的场板。
导电结构391安置在钝化层356上并且电连接到导电结构371。导电结构393安置在钝化层356上并且电连接到导电结构373。导电结构391和导电结构393可以包含金属。导电结构391和导电结构393可以包含金属化合物。导电结构391和导电结构393可以包含例如但不限于铜(Cu)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
导电结构392安置在钝化层357上，并且通过导电结构372电连接到导电结构391。例如，导电结构372可以充当通孔。导电结构372可以穿透钝化层357以将导电结构392与导电结构391电连接。导电结构394安置在钝化层357上，并且通过导电结构374电连接到导电结构393。例如，导电结构374可以充当通孔。导电结构374可以穿透钝化层357以将导电结构394与导电结构393电连接。导电结构392和导电结构394可以包含金属。导电结构392和导电结构394可以包含金属化合物。导电结构392和导电结构394可以包含例如但不限于铜(Cu)、钨(W)、钛(Ti)、氮化钛(TiN)或铝铜(Al-Cu)。
钝化层358安置在钝化层357上。钝化层358覆盖导电结构392和394的一部分。钝化层358暴露导电结构392和394的另一个部分以进行电连接。在一些实施例中，钝化层351、352、353、354、355、356、357和358可以包含相同的材料。可替代地，钝化层351、352、353、354、355、356、357和358可以包含不同的材料。钝化层351、352、353、354、355、356、357和358可以用作层间介电层。钝化层351、352、353、354、355、356、357和358可以包含介电材料。钝化层351、352、353、354、355、356、357和358可以包含氮化物。钝化层351、352、353、354、355、356、357和358可以包含例如但不限于氮化硅(Si3N4)。钝化层351、352、353、354、355、356、357和358可以包含氧化物。钝化层351、352、353、354、355、356、357和358可以包含例如但不限于氧化硅(SiO2)。
在一些比较实施例中，如图1所示的电子装置1的晶体管T1和二极管D1离散地安置在电路板(例如，印刷电路板(PCB)或母板)上，并且在封装水平或电路板水平彼此电连接。然而，单独的管芯或组件(例如，晶体管T1和二极管D1)增加了制造成本、封装成本、电路板上消耗的面积，并且由于在封装水平和/或电路板水平需要互连而导致寄生电感、电容和电阻增加。
根据实施例，如图3所示，晶体管T1和二极管D1单片集成到半导体结构3中。例如，二极管D1和晶体管T1集成在单个衬底30上(或单个半导体层32或33上)。通过集成二极管D1和晶体管T1，可以减小半导体结构3的大小和制造成本。此外，如图3所示，由于二极管D1的阴极和晶体管T1的漏极共享电触点或电极(即，导电结构366或373)，因此可以进一步减小半导体结构3的大小和制造成本。另外，可以减轻寄生电感、电容和电阻的问题。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J和图4K展示了根据本公开的一些实施例的在制造半导体结构中的若干个操作。在一些实施例中，图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J和图4K所展示的操作可以用于制造如图3所示的半导体结构3。
参考图4A，提供衬底30。缓冲层31安置在衬底30上。在缓冲层31上形成半导体层32。在一些实施例中，可以通过例如外延生长或任何其它合适的操作在缓冲层31上形成半导体层32。在半导体层32上形成半导体层33。在一些实施例中，可以通过例如外延生长或任何其它合适的操作在半导体层32上形成半导体层33。
在半导体层33上形成掺杂半导体层362。在掺杂半导体层362上形成导电结构363。在一些实施例中，可以藉由以下操作形成掺杂半导体层362和导电结构363：(i)在半导体层33上形成掺杂半导体层以完全覆盖半导体层33；(ii)在掺杂半导体层上形成金属层以完全覆盖掺杂半导体层；以及(iii)去除掺杂半导体层和金属层的一部分以形成如图4A所示的掺杂半导体层362和导电结构363。
在一些实施例中，在操作(i)中，可以通过金属有机化学气相沉积(MOCVD)通过外延生长形成掺杂半导体层，并且其中掺杂掺杂剂。在一些实施例中，在操作(ii)中，可以通过以下形成金属层：物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、镀覆和/或其它合适的沉积步骤。在一些实施例中，在先栅极工艺(Gate First process)中，也就是说在形成源极(例如，导电结构361)和漏极(例如，导电结构366)之前形成金属层。
在一些实施例中，在操作(iii)中，在金属层之上安置经过图案化的硬掩模。然后可以通过对金属层和掺杂半导体层的一部分进行蚀刻来形成掺杂半导体层362和导电结构363。在一些实施例中，蚀刻操作可以包含干法蚀刻、湿法蚀刻或干法蚀刻和湿法蚀刻的组合。在一些实施例中，经过图案化的硬掩模可以包含氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)等。在一些实施例中，用于蚀刻金属层的蚀刻剂可以是或可以包含氨水(NH4OH)、过氧化氢(H2O2)、硫酸(H2SO4)、氢氟酸(HF)、氟化铵(NH4F)或前述化合物的混合物。
参考图4B，在半导体层33上形成绝缘层34。在一些实施例中，可以在掺杂半导体层362的顶表面的从导电结构363暴露的一部分上形成绝缘层34。在一些实施例中，在导电结构363的顶表面上形成绝缘层34。在一些实施例中，可以通过沉积或任何其它合适的操作来形成绝缘层。
参考图4C，形成钝化层351以覆盖绝缘层34、导电结构363和掺杂半导体层362。在一些实施例中，可以通过CVD、高密度等离子体(HDP)CVD、旋涂、溅射或任何其它合适的操作来形成钝化层351。然后去除钝化层351的一部分和绝缘层34的一部分，以形成开口351h(或孔或凹部)以暴露半导体层33的一部分。在一些实施例中，如图4C所示，可以去除半导体层33的一部分。在一些实施例中，可以通过蚀刻或任何其它合适的操作形成开口351h。
参考图4D，在钝化层351上形成绝缘层49。绝缘层49进一步形成在开口351h内以及半导体层33的从钝化层351暴露的部分上。然后，去除绝缘层49的一部分以形成开口49h。在一些实施例中，可以通过蚀刻或任何其它合适的操作来去除绝缘层49的一部分。
参考图4E，在绝缘层49上和开口49h内形成金属层。然后，去除金属层和绝缘层49的一部分，以形成如图4E所示的绝缘层364和导电结构365。在一些实施例中，可以通过蚀刻或任何其它合适的操作来去除金属层和绝缘层49的一部分。
参考图4F，在钝化层351上形成钝化层352。钝化层352覆盖导电结构365。在一些实施例中，可以通过CVD、HDP CVD、旋涂、溅射或任何其它合适的操作来形成钝化层352。去除钝化层351、352和绝缘层34的一部分以形成开口以暴露半导体层33的顶表面的一部分。分别在开口内形成导电结构361和366以接触半导体层33的顶表面的一部分。在一些实施例中，可以通过如CVD、PVD、电镀或任何其它合适的操作等沉积操作来形成导电结构361和366。在一些实施例中，导电结构361和362通过快速热退火(RTA)与半导体层33形成金属间化合物，由此形成到半导体层32内的沟道区域的欧姆接触。
参考图4G，在钝化层352上形成钝化层353。钝化层353覆盖导电结构361和366的一部分。在一些实施例中，可以通过CVD、HDP CVD、旋涂、溅射或任何其它合适的操作来形成钝化层353。然后，在钝化层353上形成场板381。在一些实施例中，可以通过沉积导体材料、通过溅射沉积金属，并且然后通过干法蚀刻进行图案化来形成场板381。
参考图4H，在钝化层353上形成钝化层354。钝化层354覆盖场板381。在一些实施例中，可以通过CVD、HDP CVD、旋涂、溅射或任何其它合适的操作来形成钝化层354。然后，在钝化层354上形成场板382。在一些实施例中，可以通过沉积导体材料、通过溅射沉积金属，并且然后通过干法蚀刻进行图案化来形成场板382。
去除钝化层351、352、353和354的一部分以形成开口以暴露导电结构363和365中的每个导电结构的顶表面的一部分。然后，分别在开口内形成导电结构375和376，以接触导电结构363和365的顶表面的一部分。在一些实施例中，可以通过如CVD、PVD、电镀或任何其它合适的操作等沉积操作来形成导电结构375和376。
参考图4I，在钝化层354上形成钝化层355。钝化层355覆盖场板382以及导电结构375和376的一部分。在一些实施例中，可以通过CVD、HDP CVD、旋涂、溅射或任何其它合适的操作来形成钝化层355。然后，在钝化层355上形成场板383。在一些实施例中，可以通过沉积导体材料、通过溅射沉积金属，并且然后通过干法蚀刻进行图案化来形成场板383。
参考图4J，在钝化层355上形成钝化层356。钝化层356覆盖场板383。在一些实施例中，可以通过CVD、HDP CVD、旋涂、溅射或任何其它合适的操作来形成钝化层356。
去除钝化层353、354、355和356的一部分以形成开口以暴露导电结构361和366中的每个导电结构的顶表面的一部分。然后，分别在开口内形成导电结构371和373，以接触导电结构361和366的顶表面的一部分。然后，在钝化层356上形成导电结构391和393，并且所述导电结构分别接触导电结构371和373。在一些实施例中，可以通过如CVD、PVD、电镀或任何其它合适的操作等沉积操作来形成导电结构371、373、391和393。
参考图4K，在钝化层356上形成钝化层357。钝化层357覆盖导电结构391和392。在一些实施例中，可以通过CVD、HDP CVD、旋涂、溅射或任何其它合适的操作来形成钝化层357。
去除钝化层357的一部分以形成开口以暴露导电结构391和393中的每个导电结构的顶表面的一部分。然后，分别在开口内形成导电结构372和374，以接触导电结构391和393的顶表面的一部分。然后，在钝化层357上形成导电结构392和394，并且所述导电结构分别接触导电结构372和374。在一些实施例中，可以通过如CVD、PVD、电镀或任何其它合适的操作等沉积操作来形成导电结构372、374、392和394。
在钝化层357上形成钝化层358。钝化层358覆盖导电结构392和394。在一些实施例中，可以通过CVD、HDP CVD、旋涂、溅射或任何其它合适的操作来形成钝化层358。然后去除钝化层358的一部分以形成开口以暴露导电结构392和394中的每个导电结构的顶表面的一部分以进行电连接。
如本文所用，在本文中可以为了便于描述而使用如“之下”、“下面”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等空间相对术语来描述如附图所示的一个元件或特征与另一或多个元件或特征的关系。除了在附图中描绘的朝向之外，空间相对术语还旨在涵盖装置在使用时或运行时的不同朝向。可以以其它方式朝向设备(旋转90度或处于其它朝向)，并且同样可以以相应的方式解释本文中使用的空间相对描述语。应理解，当元件被称为“连接到”或“耦接到”另一元件时，其可以直接连接到或耦接到另一元件，或者可以存在中间元件。
如本文所用，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。如本文关于给定值或范围所使用的，术语“约”总体上意指处于给定值或范围的±10％、±5％、±1％或±0.5％内。本文中可以将范围表示为一个端点到另一个端点或介于两个端点之间。本文公开的所有范围都包含端点，除非另外指明。术语“基本上共面”可以指两个表面沿同一平面定位的位置差处于数微米(μm)内，如沿同一平面定位的位置差处于10μm内、5μm内、1μm内或0.5μm内。当将数值或特性称为“基本上”相同时，所述术语可以指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前述内容概述了几个实施例的特征和本公开的详细方面。本公开中描述的实施例可以容易地用作设计或修改其它工艺和结构以便于实施相同或类似目的和/或实现本文介绍的实施例的相同或类似优点的基础。此类等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以作出各种改变、替代和变更。

Claims (16)

1.一种半导体结构，其包括：
第一氮化物半导体层；
第二氮化物半导体层，所述第二氮化物半导体层安置在所述第一氮化物半导体层上；以及
第一导电结构，所述第一导电结构安置在所述第二氮化物半导体层上，其中所述第一导电结构充当晶体管的漏极和源极中的一个以及二极管的阳极和阴极中的一个；
所述半导体结构还包括第一场板(381)、第二场板(382)与第三场板(383)，所述第一场板(381)、第二场板(382)与第三场板(383)彼此不接触，且均位于所述晶体管的漏极与栅极之间，所述第一场板(381)、第二场板(382)与第三场板(383)位于不同层，且在垂直方向上部分或完全重叠。
2.根据权利要求1所述的半导体结构，其中所述第一导电结构限定所述晶体管的所述漏极和所述二极管的所述阴极。
3.根据权利要求1所述的半导体结构，其进一步包括：
第二导电结构，所述第二导电结构位于所述第二氮化物半导体层上并且限定所述晶体管的所述漏极和所述源极中的另一个；以及
第三导电结构，所述第三导电结构位于所述第二氮化物半导体层上并且限定所述二极管的所述阳极和所述阴极中的另一个。
4.根据权利要求3所述的半导体结构，其中所述第三导电结构位于所述第一导电结构与所述第二导电结构之间。
5.根据权利要求3所述的半导体结构，其进一步包括第四导电结构，所述第四导电结构安置在所述第二氮化物半导体层上并且限定所述晶体管的栅极，其中所述第四导电结构与第三导电结构之间的距离小于所述第四导电结构与所述第一导电结构之间的距离。
6.根据权利要求5所述的半导体结构，其进一步包括掺杂半导体层，所述掺杂半导体层位于所述第四导电结构与所述第二氮化物半导体层之间。
7.根据权利要求3所述的半导体结构，其中所述第二导电结构电连接到所述第三导电结构。
8.根据权利要求1所述的半导体结构，其中所述第一氮化物半导体层和所述第二氮化物半导体层限定电子沟道区域，所述电子沟道区域位于所述第一氮化物半导体层内并且邻近位于所述第一氮化物半导体层与所述第二氮化物半导体层之间的接口。
9.根据权利要求1所述的半导体结构，其中所述晶体管是高电子迁移率晶体管HEMT，并且所述二极管是肖特基势垒二极管SBD。
10.一种半导体结构，其包括：
第一氮化物半导体层，所述第一氮化物半导体层具有第一表面；
晶体管，所述晶体管具有所述第一氮化物半导体层的所述第一表面上的漏极和源极；以及
二极管，所述二极管具有所述第一氮化物半导体层的所述第一表面上的阳极和阴极，
其中所述二极管的所述阳极和所述阴极在与所述第一氮化物半导体层的所述第一表面平行的方向上布置；
所述半导体结构还包括第一场板(381)、第二场板(382)与第三场板(383)，所述第一场板(381)、第二场板(382)与第三场板(383)彼此不接触，且均位于所述晶体管的漏极与栅极之间，所述第一场板(381)、第二场板(382)与第三场板(383)位于不同层，且在垂直方向上部分或完全重叠。
11.根据权利要求10所述的半导体结构，其中所述晶体管的所述漏极和所述二极管的所述阴极共享第一导电结构。
12.根据权利要求11所述的半导体结构，其进一步包括：
第二导电结构，所述第二导电结构位于所述第一氮化物半导体层的所述第一表面上并且限定所述晶体管的所述源极；
第三导电结构，所述第三导电结构位于所述第一氮化物半导体层的所述第一表面上并且限定所述二极管的所述阳极；以及
第四导电结构，所述第四导电结构位于所述第一氮化物半导体层的所述第一表面之上并且限定所述晶体管的栅极，
其中所述第四导电结构与第三导电结构之间的距离小于所述第四导电结构与所述第一导电结构之间的距离。
13.根据权利要求12所述的半导体结构，其进一步包括掺杂半导体层，所述掺杂半导体层位于所述第四导电结构与所述第一氮化物半导体层的所述第一表面之间。
14.根据权利要求12所述的半导体结构，其中所述第二导电结构电连接到所述第三导电结构。
15.根据权利要求10所述的半导体结构，其进一步包括：
第二氮化物半导体层，所述第二氮化物半导体层位于所述第一氮化物半导体层的与所述第一表面相对的第二表面上；以及
沟道层，所述沟道层位于所述第二氮化物半导体层内并且邻近位于所述第一氮化物半导体层与所述第二氮化物半导体层之间的接口。
16.根据权利要求10所述的半导体结构，其中所述晶体管是高电子迁移率晶体管HEMT，并且所述二极管是肖特基势垒二极管SBD。
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