KR20110033584A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자는 베이스 기판, 베이스 기판 상에 배치되는 공핍-모드(Depletion-mode) HEMT(High Electron Mobility Transistor) 구조체, 베이스 기판 상에 배치되며 공핍-모드 HEMT 구조체에 직렬 연결된 증가-모드(Enhancement-mode) HEMT 구조체, 그리고 베이스 기판 상에 배치되며 증가-모드 HEMT 구조체에 병렬 연결된 제1 다이오드 구조체를 포함한다.
반도체 소자, 다이오드, 고 전자 이동도 트랜지스터, 공핍 모드, 증가 모드, 2차원 전자 가스,
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 질화물계 반도체 전계 효과 트랜지스터 구조를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 갈륨(Ga), 알루미늄(Al) 및 인듐(In) 등의 Ⅲ족 원소와 질소(N)를 포함하는 Ⅲ-질화물계 반도체는 넓은 에너지 밴드 갭, 높은 전자 이동도 및 포화 전자 속도, 그리고 높은 열 화학적 안정성 등의 특성이 있다. 이러한 Ⅲ-질화물계 반도체를 기초로 하는 전계 효과 트랜지스터(Nitride-based Field Effect Transistor:N-FET)는 넓은 에너지 밴드 갭을 갖는 반도체 물질, 예컨대 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐갈륨 질화물(InGaN), 그리고 알루미늄인듐갈륨 질화물(AlINGaN) 등과 같은 물질을 기초로 제작된다.
일반적인 질화물계 전계 효과 트랜지스터는 소위 고 전자 이동도 트랜지스터(High Electron Mobility Transistor:이하, 'HEMT'라 함) 구조를 가진다. 예컨대, 상기 HEMT 구조의 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 형성된 질화물계 반도체층, 그리고 상기 반도체층 상에 배치된 소스 전극 및 드레인 전극, 그리고 상기 소스 전극과 상기 드레인 전극 사이의 상기 반도체층 상에 배치된 게이트 전극을 구비한다. 이와 같은 반도체 소자는 상기 반도체층 내부에 전류의 이동 경로로 사용되는 2차원 전자 가스(2-Dimensional Electron Gas:2DEG)가 생성될 수 있다. 그러나, 상기와 같은 구조의 질화물계 전계 효과 트랜지스터는 게이트 전압이 0 또는 마이너스(-)일 때, 드레인 전극과 소스 전극 사이의 저항이 낮아 상기 전류 흐름이 발생되는 온(on) 상태가 되므로, 반도체 소자에 전류 및 전력 소모가 발생되어 소자의 고전압 및 고전류 동작 특성을 저하시킨다.
또한, 일반적인 HEMT 구조의 반도체 소자는 공핍 모드(Depletion-mode) HEMT 구조체 및 증가 모드(Enhancement-mode) HEMT 구조체 중 적어도 어느 하나를 포함할 수 있다. 상기 공핍 모드 HEMT 구조체는 게이트 전압이 0볼트일 때, 드레인 전극과 소스 전극 사이의 저항이 낮아 전류가 흐르게 되는 '온' 상태가 된다. 이 경우 전류 및 전력의 소모가 발생되어 반도체 소자의 고전압 및 고전류 동작 특성이 저하된다. 이에 따라, 상기 공핍 모드 HEMT 구조체를 갖는 반도체 소자는 '오프' 상태를 유지하기 위해서 게이트 전극에 별도의 음의 전압을 가해야하는 단점이 있다. 이에 반해, 상기 증가 모드 HEMT 구조체는 갖는 반도체 소자는 게이트 전극에 별도의 전압을 가하지 않아도 노말리 오프(normally off) 상태를 유지할 수 있다. 그러나, 상기 증가 모드 HEMT 구조체를 갖는 반도체 소자는 노말리 온(normally on) 구조를 갖는 공핍 모드 HEMT 구조체 비해 전류밀도 및 내압이 낮은 등의 전기적 특성이 낮은 단점이 있다.
본 발명이 해결하고자 하는 과제는 고전압 및 고전류 동작이 가능한 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 별도의 전압을 가하지 않아도 노말리 오프 상태를 유지하면서도 전기적 특성을 향상시킨 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 누설 전류량을 감소시킨 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 소자 동작시 전류량을 증가시키는 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 배치되는 공핍-모드(Depletion-mode) HEMT(High Electron Mobility Transistor) 구조체, 상기 베이스 기판 상에 배치되며, 상기 공핍-모드 HEMT 구조체에 직렬 연결된 증가-모드(Enhancement-mode) HEMT 구조체, 그리고 상기 베이스 기판 상에 배치되며, 상기 증가-모드 HEMT 구조체에 병렬 연결된 제1 다이오드 구조체를 포함한다.
본 발명의 실시예에 따르면, 상기 제1 다이오드 구조체는 상기 반도체 소자의 순방향 동작시 상기 증가-모드 HEMT 구조체와 함께, 순방향의 전류 흐름 경로를 제공할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 다이오드 구조체는 상기 증가-모드 HEMT 구조체에 비해 낮은 항복 전압을 가질 수 있다.
본 발명의 실시예에 따르면, 상기 증가-모드 HEMT 구조체의 소스 전극 및 상기 공핍-모드 HEMT 구조체의 드레인 전극에 연결되는 제2 다이오드 구조체를 포함할 수 있다.
본 발명의 실시예에 따르면,상기 제2 다이오드 구조체는 상기 반도체 소자의 역방향 동작시 상기 제1 다이오드 구조체와 함께, 역방향의 전류 흐름 경로를 제공할 수 있다.
본 발명의 실시예에 따르면, 상기 제2 다이오드 구조체는 상기 증가-모드 HEMT 구조체에 비해 낮은 항복 전압을 가질 수 있다.
본 발명에 따른 반도체 소자는 제1 영역, 제2 영역 및 제3 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 배치되며, 내부에 전류 이동 경로를 제공하는 2차원 전자 가스(2-Dimensional Electron Gas:2DEG)를 생성하는 반도체층, 상기 반도체층 상에 배치된 절연 패턴, 상기 반도체층 및 상기 절연 패턴 상에 형성된 소스/드레인 및 캐소드 전극 패턴, 그리고 상기 반도체층 및 상기 절연 패턴 사에 형성된 게이트 및 애노드 전극 패턴을 포함하되, 상기 제1 영역 상에 형성된 상기 반도체층, 상기 절연 패턴, 상기 소스/드레인 및 캐소드 전극 패턴, 그리고 상기 게이트 및 애노드 전극 패턴은 공핍-모드 HEMT 구조체를 이루고, 상기 제2 영역 상에 형성된 상기 반도체층, 상기 절연 패턴, 상기 소스/드레인 및 캐소드 전극 패턴, 그리고 상기 게이트 및 애노드 전극 패턴은 상기 공핍-모드 HEMT 구조체에 직렬 연결된 증가-모드 HEMT 구조체를 이루고, 상기 제3 영역 상에 형성된 상기 반도체층, 상기 절연 패턴, 상기 소스/드레인 및 캐소드 전극 패턴, 그리고 상기 게이트 및 애노드 전극 패턴은 상기 증가-모드 HEMT 구조체에 병렬 연결되는 제1 다이오드 구조체를 이룬다.
본 발명의 실시예에 따르면, 상기 제1 다이오드 구조체는 상기 증가-모드 HEMT 구조체에 비해 낮은 항복 전압을 가질 수 있다.
본 발명의 실시예에 따르면, 상기 게이트 및 애노드 전극 패턴은 상기 공핍-모드 HEMT 구조체의 게이트 전극 및 상기 게이트 전극에 연결된 애노드 전극을 제공하고, 상기 소스/드레인 및 캐소드 전극 패턴은 상기 공핍-모드 HEMT 구조체의 드레인 전극, 상기 증가-모드 HEMT 구조체의 게이트 전극, 그리고 상기 제1 다이오드 구조체에 제공된 캐소드 전극을 제공할 수 있다.
본 발명의 실시예에 따르면, 상기 공핍-모드 HEMT 구조체의 소스 전극 및 상기 증가-모드 HEMT 구조체의 드레인 전극은 상기 소스/드레인 및 캐소드 전극 패턴의 동일한 부분을 공유하여 이루어질 수 있다.
본 발명의 실시예에 따르면, 상기 반도체층은 상기 베이스 기판 상에 배치된 제1 반도체막 및 상기 제1 반도체막 상에 배치되며, 상기 제1 반도체막에 비해 넓은 에너지 밴드 갭을 갖는 제2 반도체막을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 베이스 기판은 제4 영역을 더 포함하고, 상기 반도체층, 상기 절연 패턴, 상기 소스/드레인 및 캐소드 전극 패턴, 그리고 상기 게이트 및 애노드 전극 패턴은 상기 제4 영역에서 상기 공핍-모드 HEMT 구조체와 상기 증가-모드 HEMT 구조체에 병렬 연결되는 제2 다이오드 구조체를 이룰 수 있다.
본 발명의 실시예에 따르면, 상기 제2 다이오드 구조체는 상기 반도체 소자의 역방향 동작시 상기 제1 다이오드 구조체와 함께, 상기 증가-모드 HEMT 구조체의 소스 전극으로부터 상기 공핍-모드 HEMT 구조체의 드레인 전극으로 역방향 전류 흐름을 제공할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 영역에 형성된 상기 소스/드레인 및 캐소드 전극 패턴은 상기 게이트 및 애노드 전극 패턴을 개재하여, 서로 이격된 제1 금속 패턴 및 제2 금속 패턴을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 게이트 및 애노드 전극 패턴은 상기 제1 영역에서 상기 제1 및 제2 금속 패턴들 사이에서 상기 제1 및 제2 금속 패턴들로부터 이격되어 배치된 제3 금속 패턴을 포함하되, 상기 제1 내지 제3 금속 패턴들은 상기 제1 영역에서 복수회 굴곡진 형상을 이룰 수 있다.
본 발명의 실시예에 따르면, 상기 소스/드레인 및 캐소드 전극 패턴과 상기 게이트 및 애노드 전극 패턴은 동일한 금속 물질로 이루어질 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 베이스 기판을 준비하는 단계, 상기 베이스 기판 상에 공핍-모드(Depletion-mode) HEMT(High Electron Mobility Transistor) 구조체를 형성하는 단계, 상기 베이스 기판 상에 상기 공핍-모드 HEMT 구조체에 직렬 연결된 증가-모드(Enhancement-mode) HEMT 구조체를 형성하는 단계, 그리고 상기 베이스 기판 상에 상기 증가-모드 HEMT 구조체에 병렬 연결된 제1 다이오드 구조체를 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 베이스 기판 상에 상기 증가-모드 HEMT 구조체의 소스 전극 및 상기 공핍-모드 HEMT 구조체의 드레인 전극에 연결되는 제2 다이오드 구조체를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제2 다이오드는 상기 증가-모드 HEMT 구조체의 소스 및 드레인 전극의 문턱 전압에 비해 낮은 항복 전압을 갖도록 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 다이오드는 상기 증가-모드 HEMT 구조체의 소스 및 드레인 전극의 문턱 전압에 비해 낮은 항복 전압을 갖도록 형성될 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 제1 영역, 제2 영역 및 제3 영역을 갖는 베이스 기판을 준비하는 단계, 상기 베이스 기판 상에 내부에 2차원 전자 가스(2DEG)를 생성하는 반도체층을 형성하는 단계, 상기 반도체층 상에 절연 패턴을 형성하는 제1 단계, 상기 반도체층 및 상기 절연 패턴 상에 소스/드레인 및 캐소드 전극 패턴을 형성하는 제2 단계, 그리고 상기 반도체층 및 상기 절연 패턴 상에 게이트 및 애노드 전극 패턴을 형성하는 제3 단계를 포함하되, 상기 제1 단계, 상기 제2 단계 및 상기 제3 단계는 상기 제1 영역 상에 공핍-모드(Depletion-mode) HEMT(High Electron Mobility Transistor) 구조체를 형성하는 단계, 상기 제2 영역 상에 상기 공핍-모드 HEMT 구조체에 직렬 연결된 증가-모드(Enhancement-mode) HEMT 구조체를 형성하는 단계, 그리고 상기 제3 영역 상에 상기 증가-모드 HEMT 구조체에 병렬 연결되는 제1 다이오드 구조체를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제2 단계는 상기 반도체층 상에 제1 금속막을 형성하는 단계 및 상기 제1 금속막을 패터닝하는 단계를 포함하고, 상기 제3 단계는 상기 반도체층 상에 상기 제1 금속막과 상이한 금속을 갖는 제2 금속막을 형성하는 단계 및 상기 제2 금속막을 패터닝하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제2 단계 및 상기 제3 단계는 상기 반도체층 상에 금속막을 형성하는 단계 및 상기 금속막을 패터닝하여 상기 소스/드레인 및 캐소드 전극 패턴 및 상기 게이트 및 애노드 전극 패턴을 동시에 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 베이스 기판은 제4 영역을 더 포함하고, 상기 제1 단계, 상기 제2 단계 및 상기 제3 단계는 상기 제4 영역 상에 상기 증가-모드 HEMT 구조체의 소스 전극 및 상기 공핍-모드 HEMT 구조체의 드레인 전극에 연결되는 제2 다이오드 구조체를 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 소자는 단일 베이스 기판 상에 형성된 노말리 온 구조를 갖는 공핍 모드 HEMT 구조체 및 노말리 오프 구조를 갖는 증가 모드 HEMT 구 조체, 그리고 순방향 전류량을 증가시키는 다이오드 구조체를 구비한다. 이에 따라, 본 발명에 따른 반도체 소자는 공핍 모드 HEMT 구조체의 높은 전류밀도 및 내압 특성과 증가 모드 HEMT 구조체의 노말리 오프의 특성을 모두 가지고, 순방향 동작시 전류량이 증가하여, 고전류 및 고전압 특성이 향상된다.
본 발명에 따른 반도체 소자는 단일 베이스 기판 상에 형성된 공핍 모드 HEMT 구조체, 증가 모드 HEMT 구조체, 순방향 전류량을 증가시키는 제1 다이오드 구조체, 그리고 역방향 항복 전압을 향상시키는 제2 다이오드 구조체를 구비한다. 이에 따라, 본 발명에 따른 반도체 소자는 순방향 동작시 전류량을 향상시키고, 역방향 동작시 항복 전압이 증가되어 고전류 및 고전압 특성이 향상된다.
본 발명에 따른 반도체 소자는 저저항층과 게이트 구조물 사이에 절연막을 형성함으로써, 상기 게이트 구조물에 전압이 인가되지 않는 경우, 소스 전극과 드레인 구조물에 전압을 인가하여도 전류의 흐름이 없는 노말리 오프(normally off) 상태가 될 수 있다. 이에 따라, 본 발명은 인헨스먼트 모드(Enhancement Mode) 동작을 할 수 있는 고 전자 이동도 트랜지스터(HEMT) 구조의 반도체 소자를 제공할 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 단일 베이스 기판 상에 노말리 온 구조를 갖는 공핍 모드 HEMT 구조체, 노말리 오프 구조를 갖는 증가 모드 HEMT 구조체, 그리고 순방향 전류량을 증가시키는 다이오드 구조체를 구현할 수 있다. 이에 따라, 본 발명은 공핍 모드 HEMT 구조체의 높은 전류밀도 및 내압 특성과 증가 모드 HEMT 구조체의 노말리 오프의 특성을 모두 가지고, 순방향 동작시 전류량을 증가시켜, 고전류 및 고전압 특성이 향상된 반도체 소자를 제조할 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 단일 베이스 기판 상에 공핍 모드 HEMT 구조체, 증가 모드 HEMT 구조체, 순방향 전류량을 증가시키는 제1 다이오드 구조체, 그리고 역방향 항복 전압을 증가시키는 제2 다이오드 구조체를 구현할 수 있다. 이에 따라, 본 발명은 순방향 및 역방향 동작시 전류량을 증가시켜, 고전류 및 고전압 특성이 향상된 반도체 소자를 제조할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭할 수 있다.
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 첨부한 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 회로도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 공핍-모드(Depletion-mode) 및 증가-모드(Enhancemetn-mode) 동작을 모두 수행하는 트랜지스터, 그리고 다이오드를 구비할 수 있다. 일 예로서, 상기 반도체 소자는 상기 공핍-모드(Depletion-mode) 동작을 하는 고 전자 이동도 트랜지스터(High Electron Mobility Transistor:이하, '공핍-모드 HEMT'라 함:10) 및 상기 증가-모드 동작을 하는 HEMT(이하, '증가-모드 HEMT'라 함:20), 그리고 상기 증가-모드 HEMT(20)에 전기적으로 연결된 다이오드(30)로 이루어질 수 있다.
상기 공핍-모드 HEMT(10)는 상기 증가-모드 HEMT(20)에 비해 드레인 전극과 소스 전극 간의 저항이 낮은 구조를 가질 수 있다. 예컨대, 상기 공핍-모드 HEMT(10)는 문턱 전압(threshold voltage)이 음의 값을 가지고, 상기 증가-모드 HEMT(20)는 문턱 전압이 양의 값을 가질 수 있다. 상기 증가-모드 HEMT(20)는 상기 공핍-모드 HEMT(10)에 직렬로 연결될 수 있다. 상기 다이오드(30)는 상기 증가-모드 HEMT(20)에 병렬로 연결될 수 있다. 상기 다이오드(30)는 쇼트키 다이오드(schottky diode) 구조를 가질 수 있다. 상기 다이오드(30)는 상기 반도체 소자의 순방향 동작시, 상기 증가-모드 HEMT(20)와 함께, 상기 반도체 소자의 순방향 전류를 흐르게 하는 전류 이동 경로를 제공할 수 있다. 이를 위해, 상기 다이오드(30)는 상기 증가-모드 HEMT(20)에 비해 낮은 항복 전압을 갖도록 설계될 수 있다.
상기와 같은 설계된 반도체 소자는 노말리 온(normally on) 구조를 갖는 공핍-모드 HEMT(10) 및 노말리 오프(normally off) 구조를 갖는 증가-모드 HEMT(20), 그리고 순방향 전류량을 증가시키는 다이오드(30)를 구비할 수 있다. 이에 따라, 상기 반도체 소자는 상기 공핍-모드 HEMT(10)의 높은 전류밀도 및 내압 특성과 상기 증가-모드 HEMT(20)의 노말리 오프의 특성을 모두 가지고, 순방향 동작시 상기 다이오드(30)에 의해 전류량이 증가하여, 고전류 및 고전압 특성이 향상될 수 있다.
상기와 같은 반도체 소자는 다음과 같이 동작할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 동작 과정을 설명하기 위한 도면들이다. 보다 구체적으로, 도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 순방향 동작시 전류 흐름을 보여주는 도면이고, 도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 역방향 동작시 전류 흐름을 보여주는 도면이다.
도 2a를 참조하면, 증가-모드 HEMT(20)의 게이트 전극(G)과 소스 전극(S) 간의 문턱 전압에 비해 큰 전압이 상기 게이트 전극(G)에 인가되면, 상기 증가-모드 HEMT(20)가 '온' 상태가 될 수 있다. 이때, 공핍-모드 HEMT(10)의 게이트/소스 전압이 0에 근접하도록 조절될 수 있다. 이에 따라, 상기 공핍-모드 HEMT(10) 및 상기 증가-모드 HEMT(20)가 모두 턴-온(turn-on)될 수 있다. 여기서, 앞서 살펴본 바와 같이, 다이오드(30)는 상기 증가-모드 HEMt(20)에 비해 낮은 항복 전압을 갖도록 설계됨으로써, 대부분의 전류는 상기 다이오드(30)를 경유하여 흐를 수 있다. 이에 따라, 상기 반도체 소자는 순방향 동작시 노말리-온 구조를 갖는 상기 공핍-모드 HEMT(10)의 고전류 특성을 이용할 수 있으므로, 소자의 고전류 및 고전압 특성이 향상될 수 있다.
도 2b를 참조하면, 증가-모드 HEMT(20)의 게이트 전극(G)과 소스 전극(S) 간의 문턱 전압에 비해 낮은 전압이 상기 게이트 전극(G)에 인가될 수 있다. 그리고, 상기 공핍-모드 HEMT(10)의 드레인 전극(D)의 전압이 상대적으로 낮아지고, 상기 증가-모드 HEMT(20)의 소스 전극(S)의 전압이 상대적으로 높아지도록 조절될 수 있다. 이에 따라, 상기 증가-모드 HEMT는 '오프' 상태가 되고, 다이오드(30)는 순방향으로 구동될 수 있다. 이에 따라, 상기 반도체 소자는 역방향 동작시 전류가 상기 다이오드(30) 및 상기 공핍-모드 HEMT(10)를 경유하여 흐를 수 있다.
이하, 앞서 도 1, 도 2a 및 도 2b를 참조하여 살펴본 회로도를 구현한 반도체 소자에 대해 상세히 설명한다. 여기서, 앞서 설명한 반도체 소자에 대해 중복되는 내용은 생략하거나 간소화될 수 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 평면도이고, 도 4는 도 3에 도시된 I-I'선을 따라 절단한 단면도이다. 여기서, 도 3 및 도 4에 도시된 반도체 소자는 앞서 도 1, 도 2a 및 도 2b를 참조하여 설명한 회로도를 구현한 반도체 소자의 일 예를 보여주는 것이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 베이스 기판(110), 반도체층(120), 절연 패턴(130), 소스/드레인 및 캐소드 전극 패턴(140), 그리고 게이트 및 애노드 전극 패턴(150)을 포함할 수 있다.
상기 베이스 기판(110)은 고 전자 이동 트랜지스터(High Electron Mobility Transistor:이하 'HEMT'라 함) 구조의 반도체 소자를 형성하기 위한 단일 플레이트일 수 있다. 예컨대, 상기 베이스 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있다. 상기 베이스 기판(110)은 제1 영역(A), 제2 영역(B), 그리고 제3 영역(C)을 포함할 수 있다. 상기 제1 영역(A)은 도 1에 도시된 공핍-모드 HEMT(10)가 구현되는 영역이고, 상기 제2 영역(B)은 도 1에 도시된 증가-모드 HEMT(20)가 구현되는 영역일 수 있다. 그리고, 상기 제3 영역(C)은 도 1에 도시된 다이오드(30)가 구현되는 영역일 수 있다. 상기 반도체 소자(100)는 상기 제1 영역(A) 상에 배치된 공핍-모드 HEMT 구조체, 상기 제2 영역(B) 상에서 상기 공핍-모드 HEMT에 직렬 연결된 증가-모드 HEMT 구조체, 그리고 상기 제3 영역(C) 상에서 상기 증가-모드 HEMT에 병렬 연결된 다이오드 구조체가 구비될 수 있다.
상기 베이스 기판(110) 상에 반도체층(120)이 배치될 수 있다. 상기 반도체층(120)은 상기 베이스 기판(110) 상에 차례로 적층된 하부층(122) 및 상부층(124)을 포함할 수 있다. 상기 상부층(124)은 상기 하부층(122)에 비해 넓은 에너지 밴드 갭을 갖는 물질로 이루어질 수 있다. 이에 더하여, 상기 상부층(124)은 상기 하부층(122)에 비해 상이한 격자 상수를 갖는 물질로 이루어질 수 있다. 예컨대, 상기 하부층(122) 및 상기 상부층(124)은 Ⅲ-질화물계 물질을 포함하는 막일 수 있다. 보다 구체적으로 상기 하부층(122) 및 상기 상부층(124)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 그리고 인듐 알루미늄 갈륨 질화물(InAlGaN) 중 어느 하나로 형성될 수 있다. 일 예로서, 상기 하부층(122)은 갈륨 질화막(GaN)이고, 상기 상부층(124)은 알루미늄 갈륨 질화막(AlGaN)일 수 있다. 여기서, 상기 반도체층(120) 중 적어도 상기 하부층(122)을 고저항도(high resistivity) 또는 P-type의 갈륨 질화물(GaN)로 형성함으로써, 상기 반도체 소자(100)의 누설 전류를 감소시킬 수 있다.
상기 상부층(124)은 제1 반도체 패턴(125), 제2 반도체 패턴(126), 그리고 제3 반도체 패턴(127)을 포함할 수 있다. 상기 제1 반도체 패턴(125)은 상기 제1 영역(A) 상에서 하나의 플레이트 형상으로 제공될 수 있다. 상기 제2 반도체 패턴(126)은 상기 제2 영역(B) 상에서 서로 대향되어 이격된 두 개의 플레이트 형상 으로 이루어질 수 있다. 그리고, 상기 제3 반도체 패턴(127)은 상기 제3 영역(C) 상에서 하나의 플레이트 형상으로 제공될 수 있다. 한편, 상기와 같은 반도체층(120)에는 상기 하부층(122)과 상기 상부층(124)의 경계면에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)가 생성될 수 있다. 상기 반도체 소자(100)의 동작시 전류의 흐름은 상기 2차원 전자 가스(2DEG)를 통해 이루어질 수 있다.
상기 절연 패턴(130)은 상기 반도체층(120) 상에 형성될 수 있다. 상기 절연 패턴(130)은 상기 제1 절연패턴(132), 제2 절연패턴(134), 그리고 제3 절연패턴(136)을 포함할 수 있다. 상기 제1 절연패턴(132)은 서로 일정 간격이 이격되어 길게 형성된 제1 및 제2 라인들(132a, 132b)을 가질 수 있다. 이때, 상기 제1 및 제2 라인들(132a, 132b)은 도 3에 도시된 바와 같이, 상기 반도체층(120)의 상부층(124) 상에서 2차원적으로 복수회 굴곡진 형상을 가질 수 있다. 상기 제2 절연패턴(134)은 상기 제2 영역(B) 상에서 제2 반도체 패턴(126)을 덮을 수 있다. 이에 더하여, 상기 제2 절연패턴(134)은 상기 제2 반도체 패턴(126)의 두 개의 플레이트들 사이 공간에 노출된 상기 하부층(122)을 덮을 수 있다. 이에 따라, 상기 제2 절연 패턴(134)은 상기 제2 반도체 패턴(126)의 상부면에 접하는 부분과 상기 하부층(122)에 접하는 부분을 가질 수 있다. 상기 제3 절연패턴(136)은 상기 제3 영역(C) 상에 형성될 수 있다. 상기 제3 절연패턴(136)은 상기 제3 반도체 패턴(127)을 덮도록 형성될 수 있다. 이에 더하여, 상기 제3 절연 패턴(136)에는 상기 제3 반도체 패턴(127)을 노출시키는 개구(136a)가 제공될 수 있다. 여기서, 상기 절연 패턴(130)은 상기 제1 영역(A)과 상기 제2 영역(B) 사이에 노출된 상기 하부 층(122) 상에 배치된 제4 절연 패턴(138)을 더 포함할 수 있다. 이러한 상기 제4 절연패턴(138)은 상기 제1 반도체 패턴(125)과 상기 제2 반도체 패턴(126) 사이에 개재될 수 있다. 한편, 상기 절연 패턴(130)은 실리콘 산화막(SiO2)으로 이루어질 수 있다. 또는, 상기 절연 패턴(130)은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)으로 이루어질 수도 있다.
상기 소스/드레인 및 캐소드 전극 패턴(140)은 상기 제1 내지 제3 영역들(A, B, C)에 걸쳐 형성되는 제1 금속 패턴(142), 상기 제1 영역(A)에서 상기 제1 금속 패턴(142)과 이격되는 제2 금속 패턴(144), 그리고 제2 영역(B)에서 상기 제1 금속 패턴(142)과 이격되는 제3 금속 패턴(146)을 포함할 수 있다. 상기 제1 금속 패턴(142)은 제1 내지 제3 부분들(142a, 142b, 142c)로 이루어질 수 있다. 상기 제1 부분(142a)은 상기 제1 영역(A)에서 상기 반도체층(120)과 상기 제1 절연 패턴(132)의 일측 일부를 덮도록 제공될 수 있다. 상기 제2 부분(142b)은 제2 영역(B)에서 제1 반도체 패턴(125)과 제2 반도체 패턴(126) 사이에 노출된 상기 하부층(122)을 덮도록 제공될 수 있다. 이에 따라, 상기 제2 부분(142b)은 상기 제4 절연 패턴(138)을 덮을 수 있다. 그리고, 상기 제3 부분(142c)은 제3 영역(C)에서 상기 제3 반도체 패턴(127) 및 상기 제3 절연 패턴(136)을 덮도록 형성될 수 있다.
상기 제2 금속 패턴(144)은 상기 제1 부분(142a)과 일정 간격이 이격되며, 상기 반도체층(120)과 상기 제1 절연 패턴(132)의 타측 일부를 덮도록 제공될 수 있다. 여기서, 상기 제2 금속 패턴(144)과 상기 제1 부분(142a) 사이에는 상기 제1 및 제2 라인들(132a, 132b) 사이의 이격된 공간이 노출되도록 제공될 수 있다. 이에 따라, 상기 제1 금속 패턴(142)의 제1 부분(142a)과 상기 제2 금속 패턴(144)은 일정 간격이 이격되어, 서로 깍지낀 형상을 이루도록 제공될 수 있다. 그리고, 상기 제3 금속 패턴(146)은 상기 제2 영역(B) 상에서 상기 제2 부분(142b)과 상기 제3 부분(142c) 사이에 배치될 수 있다.
한편, 상기 제1 부분(142a)은 상기 공핍-모드 HEMT 구조체의 소스 전극으로 사용되고, 상기 제2 금속 패턴(144)은 상기 공핍-모드 HEMT 구조체의 드레인 전극으로 사용될 수 있다. 또한, 상기 제2 부분(142b)은 상기 공핍-모드 HEMT 구조체의 소스 전극으로 사용됨과 더불어, 상기 증가-모드 HEMT 구조체의 드레인 전극으로 사용될 수 있다. 상기 공핍-모드 HEMT 구조체의 소스 전극과 상기 증가-모드 HEMT 구조체의 드레인 전극이 상기 제2 부분(142b)에 의해 서로 공유됨으로써, 상기 공핍-모드 HEMT 구조체와 상기 증가-모드 HEMT 구조체는 전기적으로 직렬 연결될 수 있다. 그리고, 상기 제3 부분(142c)은 반도체 소자(100)의 캐소드 전극으로 사용될 수 있다. 한편, 앞서 살펴본 바와 같이, 상기 제1 금속패턴(142)의 제1 금속패턴(142)과 상기 제2 금속패턴(144)가 서로 깍지낀 형상을 이루어 이들 간의 대향되는 면적이 증가되므로, 상기 제1 금속패턴(142)과 상기 제2 금속패턴(144) 간의 전류량을 증가될 수 수 있다. 이 경우 상기 반도체 소자(100)의 동작시 상기 공핍-모드 HEMT 구조체의 소스 전극 및 드레인 전극 간의 전류량이 증가될 수 있다.
상기 게이트 및 애노드 전극 패턴(150)은 제3 금속 패턴(152) 및 제4 금속 패턴(154)을 포함할 수 있다. 상기 제3 금속 패턴(152)은 상기 공핍-모드 HEMT 구 조체의 게이트 전극으로 사용되는 제1 부분(152a) 및 상기 반도체 소자(100)의 애노드 전극으로 사용되는 제2 부분(152b), 그리고 제1 부분(152a)과 상기 제2 부분(152b)을 연결하는 부분으로 이루어질 수 있다.
상기 제4 금속 패턴(154)은 상기 제2 영역(B)에서 상기 제2 절연 패턴(134)을 덮도록 형성될 수 있다. 이에 따라, 상기 제4 금속 패턴(154)은 상기 제2 절연 패턴(134)에 쇼트키 컨택을 이룰 수 있다. 이에 더하여, 상기 제4 금속 패턴(154)은 상기 공핍-모드 HEMT 구조체의 소스 전극과 상기 증가-모드 HEMT 구조체의 드레인 전극으로 사용되는 상기 제2 부분(142b)에 인접하도록 연장될 수 있다. 이에 따라, 상기와 같은 제4 금속 패턴(154)은 상기 증가-모드 HEMT 구조체의 게이트 전극으로 사용됨과 동시에, 상기 게이트 전극 및 상기 제2 부분(142b)에 집중되는 전계를 분산시키는 필드 플레이트(field plate)로 사용될 수 있다.
상기와 같은 구조의 상기 반도체층(120), 상기 절연 패턴(130), 상기 소스/드레인 및 캐소드 전극 패턴(140) 및 상기 게이트 및 애노드 전극 패턴(150)에 의해, 상기 베이스 기판(110) 상에는 상기 공핍-모드 HEMT 구조체, 상기 증가-모드 HEMT 구조체, 그리고 상기 다이오드 구조체가 구현될 수 있다. 상기 공핍-모드 HEMT 구조체는 상기 제1 영역(A)에 구현되며, 상기 증가-모드 HEMT 구조체는 상기 제2 영역(B)에서 상기 공핍-모드 HEMT 구조체에 직렬로 연결되도록 구현될 수 있다. 그리고, 상기 다이오드 구조체는 상기 제3 영역(C)에서 상기 증가-모드 HEMT 구조체에 병렬로 연결되도록 구현될 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 소자(100)는 단일 베이스 기 판(110) 상에 형성된 노말리 온 구조를 갖는 공핍 모드 HEMT 구조체, 노말리 오프 구조를 갖는 증가 모드 HEMT 구조체, 그리고 순방향 전류량을 증가시키는 다이오드 구조체를 구비한다. 이에 따라, 본 발명에 따른 반도체 소자(100)는 공핍 모드 HEMT 구조체의 높은 전류밀도 및 내압 특성과 증가 모드 HEMT 구조체의 노말리 오프의 특성을 모두 가지고, 순방향 동작시 전류량이 증가하여, 고전류 및 고전압 특성이 향상된다.
또한, 본 발명에 따른 반도체 소자(100)는 반도체층(120)의 상대적인 저저항층인 상부층(124)과 게이트 전극(즉, 제4 금속 패턴(154)) 사이에 절연 패턴(130)을 개재함으로써, 상기 게이트 전극에 전압이 인가되지 않는 경우, 소스 전극과 드레인 구조물에 전압을 인가하여도 전류의 흐름이 없는 노말리 오프(normally off) 상태가 될 수 있다. 이에 따라, 본 발명은 인헨스먼트 모드(Enhancement Mode) 동작을 할 수 있는 고 전자 이동도 트랜지스터(HEMT) 구조의 반도체 소자를 제공할 수 있다.
계속해서, 본 발명의 실시예에 따른 반도체 소자(100)의 제조 과정을 상세히 설명한다. 여기서, 앞서 살펴본 반도체 소자(100)에 대한 중복되는 내용들은 생략하거나 간소화할 수 있다.
도 5a, 도 6a, 도 7a 및 도 8a는 본 발명의 실시예에 따른 반도체 소자의 제조 과정을 설명하기 위한 평면도들이고, 도 5b, 도 6b, 도 7b 및 도 8b는 차례로 도 5a, 도6, 도 7a 및 도 8a에 도시된 I-I'선을 따라 절단한 단면도들이다.
도 5a 및 도 5b를 참조하면, 베이스 기판(110)을 준비할 수 있다. 예컨대, 상기 반도체 기판(110)을 준비하는 단계는 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나의 기판을 준비하는 단계를 포함할 수 있다.
상기 베이스 기판(110) 상에 반도체층(120)을 형성할 수 있다. 예컨대, 상기 베이스 기판(110) 상에 하부층(122)을 형성할 수 있다. 상기 하부층(122)을 형성하는 단계는 상기 베이스 기판(110)을 시드층(seed layer)으로 사용하는 에피택시얼 성장 공정을 수행하여 이루어질 수 있다. 상기 하부층(122)은 갈륨질화막(HaN)으로 형성될 수 있다. 상기 하부층(122) 상에 상부층(124)을 형성할 수 있다. 일 예로서, 상기 상부층(124)은 상기 하부층(122)을 시드층으로 사용하는 에피택시얼 성장 공정을 수행하여 이루어질 수 있다. 다른 예로서, 상기 상부층(124)을 형성하는 단계는 상기 하부층(122)을 콘포말하게 덮는 소정의 반도체층을 형성한 후 상기 절연막을 패터닝하여 이루어질 수 있다. 상기 상부층(124)은 알루미늄갈륨질화막(AlGaN)으로 형성될 수 있다. 상술한 공정을 통해, 상기 베이스 기판(110)의 제1 영역(A) 상에는 제1 반도체 패턴(125)이 형성되고, 상기 베이스 기판(110)의 제2 영역(B) 상에는 제2 반도체 패턴(126)이 형성되고, 상기 베이스 기판(110)의 제3 영역(C) 상에는 제3 반도체 패턴(127)이 형성될 수 있다. 여기서, 상기 제1 내지 제3 반도체 패턴들(125, 126, 127)은 인-시츄(in-situ)로 동시에 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 반도체층(120) 상에 절연 패턴(130)을 형성할 수 있다. 상기 절연 패턴(130)을 형성하는 단계는 반도체층(120)이 형성된 결과물 을 콘포말(conformal)하게 덮는 절연막을 형성하는 단계 및 상기 절연막을 선택적으로 식각하는 단계를 포함할 수 있다. 이에 따라, 베이스 기판(110)의 제1 내지 제3 영역들(A, B, C) 상에는 앞서 도 3 및 도 4를 참조하여 설명한 제1 내지 제4 절연 패턴들(132, 134, 136, 138)이 동시에 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 소스/드레인 및 캐소드 전극 패턴(140)을 형성할 수 있다. 예컨대, 상기 소스/드레인 및 캐소드 전극 패턴(140)을 형성하는 단계는 절연 패턴(130)이 형성된 결과물을 콘포말하게 덮는 제1 금속막을 형성하는 단계 및 상기 제1 금속막을 선택적으로 제거하는 제1 식각 공정을 수행하는 단계를 포함할 수 있다. 상기 제1 식각 공정을 수행하는 단계는 포토레지스트 식각 공정이 사용될 수 있다. 이에 따라, 베이스 기판(110) 상에는 앞서 도 3 및 도 4를 참조하여 설명한 제1 내지 제3 금속 패턴들(142, 144, 146)이 동시에 형성될 수 있다. 여기서, 제1 영역(A)에 형성된 상기 제1 금속패턴(142)의 제1 부분(142a)은 공핍-모드 HEMT의 소스 전극으로 사용될 수 있다. 제2 영역(B)에 형성된 상기 제1 금속 패턴(142)의 제2 부분(142b)은 증가-모드 HEMT 구조체의 드레인 전극으로 사용될 수 있다. 그리고, 상기 제3 영역(C)에 형성된 상기 제1 금속 패턴(142)의 제3 부분(142c)은 반도체 소자의 캐소드 전극으로 사용될 수 있다. 상기 공핍-모드 HEMT의 소스 전극과 상기 증가-모드 HEMT의 드레인 전극이 서로 공유됨으로써, 상기 공핍-모드 HEMT와 상기 증가-모드 HEMT는 서로 직렬 연결될 수 있다. 또한, 상기 반도체 소자의 캐소드 전극은 상기 제3 영역(C)의 상부층(124)에 접합되어, 쇼트키 다이오드 구조체를 이룰 수 있다. 한편, 상기 소스/드레인 및 캐소드 전극 패 턴(140)은 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 알루미늄(Al), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn)으로부터 이루어진 금속 원소들 중 적어도 어느 하나의 금속으로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 게이트 및 애노드 전극 패턴(150)을 형성할 수 있다. 예컨대, 상기 게이트 및 애노드 전극 패턴(150)을 형성하는 단계는 절연 패턴(130)이 형성된 결과물을 콘포말하게 덮으며 상기 제1 금속막과 상이한 제2 금속막을 형성하는 단계 및 상기 제2 금속막을 선택적으로 식각하는 단계를 포함할 수 있다. 이에 따라, 베이스 기판(110) 상에는 제3 금속 패턴(152) 및 제4 금속 패턴(154)이 동시에 형성될 수 있다. 상기 제3 금속 패턴(152)은 공핍-모드 HEMT의 게이트 전극으로 사용되는 제1 부분(152a), 반도체 소자의 애노드 전극으로 사용되는 제2 부분(152b), 그리고 이들을 연결하는 부분으로 이루어질 수 있다. 상기 제4 금속 패턴(154)은 증가-모드 HEMT의 게이트 전극으로 사용될 수 있다. 상기 제2 금속 패턴(152) 및 상기 제4 금속 패턴(154)은 하나의 제2 금속막을 패터닝하여 동시에 형성되므로, 상기 공핍-모드 HEMT의 게이트 전극, 상기 증가-모드 HEMT의 게이트 전극 및 반도체 소자의 애노드 전극은 인-시츄(in-situ)로 동시에 형성될 수 있다. 한편, 상기 게이트 및 애노드 전극 패턴(150)은 소스/드레인 및 캐소드 전극 패턴(140)과 상이한 금속 물질로 형성될 수 있다. 예컨대, 상기 게이트 및 애노드 전극 패턴(150)은 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 알루미늄(Al), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈 륨(Ta), 구리(Cu), 그리고 아연(Zn)으로부터 이루어진 금속 원소들 중 적어도 어느 하나의 금속으로 형성되되, 상기 소스/드레인 및 캐소드 전극 패턴(140)과는 상이한 금속물질로 형성될 수 있다.
상술한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 앞서 도 1에 도시된 회로도의 공핍-모드 HEMT(10), 증가-모드 HEMT(20), 그리고 다이오드(30)를 가지는 반도체 소자를 단일 베이스 기판(110) 상에 제조할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 노말리 온 구조를 갖는 소자의 고전압 및 고전류 특성과 함께, 노말리 오프 구조를 갖는 소자의 높은 내압 특성을 발휘하는 반도체 소자(100)를 제조할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 소자(100)의 제조 방법은 상기 다이오드 구조체를 형성하는 단계가 상기 공핍-모드 HEMT 구조체 및 상기 증가-모드 HEMT 구조체를 제조하는 과정에서 완료될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 소자(100)의 제조 방법은 상기 공핍-모드 HEMT(10), 상기 증가-모드 HEMT(20), 그리고 상기 다이오드(30)가 단일 베이스 기판(110) 상에 구현된 반도체 소자(100)의 제조 과정을 단순화시킬 수 있다.
계속해서, 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 상세히 설명한다. 여기서, 앞서 설명한 반도체 소자에 대해 중복되는 내용들은 생략하거나 간소화될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 보여주는 도 면이고, 도 10은 도 9에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 9 및 도 10을 참조하면, 반도체 소자(102)는 베이스 기판(110), 반도체층(120), 절연 패턴(130), 소스/드레인 및 캐소드 전극 패턴(141) 및 게이트 및 애노드 전극 패턴(151)을 포함할 수 있다. 상기 베이스 기판(110), 상기 반도체층(120), 상기 절연 패턴(130)은 앞서 도 3 및 도 4를 참조하여 설명한 반도체 소자(100)와 대체로 동일 또는 유사할 수 있으며, 이에 대한 상세한 설명은 생략한다.
상기 소스/드레인 및 캐소드 전극 패턴(141) 및 상기 게이트 및 애노드 전극 패턴(151)은 동일한 금속막을 패터닝하여 동시에 형성된 것일 수 있다. 이에 따라, 상기 소스/드레인 및 캐소드 전극 패턴(141) 및 상기 게이트 및 애노드 전극 패턴(151)은 동일한 금속 재질로 이루어질 수 있다. 상기 소스/드레인 및 캐소드 전극 패턴(141) 및 상기 게이트 및 애노드 전극 패턴(151)은 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 알루미늄(Al), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn)으로부터 이루어진 금속 원소들 중 적어도 어느 하나의 금속으로 형성될 수 있다.
상기와 같은 구조의 반도체 소자(102)는 앞서 살펴본 본 발명의 일 실시예에 따른 반도체 소자(100)에 비해, 상기 소스/드레인 및 캐소드 전극 패턴(141) 및 상기 게이트 및 애노드 전극 패턴(151)이 동일한 금속 재질로 이루어진 구조를 가질 수 있다. 이 경우, 상기 반도체 소자(102)의 제조 과정시 상기 소스/드레인 및 캐소드 전극 패턴(141) 및 상기 게이트 및 애노드 전극 패턴(151)을 인-시츄(in- situ)로 동시에 형성할 수 있으므로, 반도체 소자의 제조 공정을 단순화시킬 수 있다.
이하, 본 발명의 다른 실시예에 따른 반도체 소자에 대해 상세히 설명한다. 여기서, 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자에 대해 중복되는 내용은 생략하거나 간소화될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 회로도이다.도 12a는 본 발명의 다른 실시예에 따른 반도체 소자의 순방향 동작시 전류 흐름을 보여주는 도면이고, 도 12b는 본 발명의 다른 실시예에 따른 반도체 소자의 역방향 동작시 전류 흐름을 보여주는 도면이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 회로도이다. 도 11을 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자는 공핍-모드(Depletion-mode) 및 증가-모드(Enhancemetn-mode) 동작을 모두 수행하는 트랜지스터 구조, 그리고 복수의 다이오드들을 구비할 수 있다. 일 예로서, 상기 반도체 소자는 공핍-모드 HEMT(10) 및 증가-모드 HEMT(20), 그리고 제1 및 제2 다이오드들(30, 40)을 포함할 수 있다. 상기 공핍-모드 HEMT(10), 상기 증가-모드 HEMT(20), 그리고 상기 제1 다이오드(30)는 앞서 도 1을 참조하여 설명한 공핍-모드 HEMT(10), 증가-모드 HEMT(20), 그리고 다이오드(30)와 대체로 동일 또는 유사할 수 있으며, 이에 대한 상세한 설명은 생략한다.
상기 제2 다이오드(40)는 상기 공핍-모드 HEMT(10) 및 상기 증가-모드 HEMT(20)에 전기적으로 연결될 수 있다. 예컨대, 상기 제2 다이오드(40)의 일단은 상기 공핍-모드 HEMT(10)의 드레인 전극 단에 연결되고, 상기 제2 다이오드(40)의 타단은 상기 증가-모드 HEMT(10)의 소스 전극 단에 연결될 수 있다. 이와 같은 상기 제2 다이오드(40)는 상기 공핍-모드 HEMT(10) 및 상기 증가-모드 HEMT(20)에 전기적으로 병렬 연결될 수 있다. 상기 제2 다이오드(40)는 상기 제1 다이오드(30)와 함께, 상기 반도체 소자의 역방향의 전류 이동 경로를 제공할 수 있다. 상기 제2 다이오드(40)는 상기 증가-모드 HEMT(20)에 비해 낮은 항복 전압을 갖도록 설계될 수 있다.
상기와 같은 설계된 반도체 소자는 노말리 온(normally on) 구조를 갖는 공핍-모드 HEMT(10) 및 노말리 오프(normally off) 구조를 갖는 증가-모드 HEMT(20), 순방향 전류량을 증가시키는 제1 다이오드(30), 그리고 역방향 전류량을 증가시키는 제2 다이오드(40)를 구비할 수 있다. 이에 따라, 상기 반도체 소자는 상기 공핍-모드 HEMT(10)의 높은 전류밀도 및 내압 특성과 상기 증가-모드 HEMT(20)의 노말리 오프의 특성을 모두 가지고, 순방향 동작시 상기 제1 다이오드(30)에 의해 전류량이 증가하며, 역방향 동작시 상기 제2 다이오드(40)에 의해 전류량이 증가할 수 있으므로, 고전류 및 고전압 특성이 향상된다.
도 12a를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자는 증가-모드 HEMT(20)의 게이트 전극(G)과 소스 전극(S) 간의 문턱 전압에 비해 큰 전압이 상기 게이트 전극(G)에 인가하면, 상기 증가-모드 HEMT(20)가 '온'될 수 있다. 이때, 공핍-모드 HEMT(10)의 게이트/소스 전압이 0에 근접하도록 조절될 수 있다. 이에 따 라, 상기 공핍-모드 HEMT(10) 및 상기 증가-모드 HEMT(20)가 모두 턴-온(turn-on)될 수 있다. 여기서, 앞서 살펴본 바와 같이, 제1 다이오드(30)는 상기 증가-모드 HEMt(20)에 비해 낮은 항복 전압을 갖도록 설계됨으로써, 대부분의 전류는 상기 제1 다이오드(30)를 경유하여 흐를 수 있다. 이에 따라, 상기 반도체 소자는 순방향 동작시 노말리-온 구조를 갖는 상기 공핍-모드 HEMT(10)의 고전류 특성을 이용할 수 있으므로, 소자의 고전류 및 고전압 특성이 향상될 수 있다.
도 12b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자는 증가-모드 HEMT(20)의 게이트 전극(G)과 소스 전극(S) 간의 문턱 전압에 비해 낮은 전압이 상기 게이트 전극(G)에 인가되면, 상기 공핍-모드 HEMT(10)의 드레인 전극(D)의 전압이 낮아지고, 상기 증가-모드 HEMT(20)의 소스 전극(S)의 전압이 높아질 수 있다. 이에 따라, 상기 증가-모드 HEMT(20)는 '오프' 상태가 되고, 제1 및 제2 다이오드들(30, 40)은 순방향으로 구동되어, 상기 공핍-모드 HEMT(10)의 소스 전극(S)에서 드레인 전극(D)으로 전류가 흐를 수 있다. 이때, 상기 제2 다이오드(40)는 낮은 항복 전압을 갖도록 제공되므로, 상기 반도체 소자는 상기 제2 다이오드(40)에 의해 상기 반도체 소자는 역방향 전류량이 증가될 수 있다. 이에 따라, 상기 반도체 소자는 고전류 및 고전압 동작 특성을 가질 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 평면도이다. 그리고, 도 14는 도 13에 도시된 Ⅲ-Ⅲ'따라 절단한 단면도이고, 도 15는 도 13에 도시된 Ⅳ-Ⅳ'선을 따라 절단한 단면도이다.
도 13 내지 도 15를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소 자(200)는 베이스 기판(210), 반도체층(220), 절연 패턴(230), 소스/드레인 및 캐소드 전극 패턴(240), 게이트 및 애노드 전극 패턴(250)을 포함할 수 있다.
상기 베이스 기판(210)은 고 전자 이동 트랜지스터(High Electron Mobility Transistor:HEMT) 구조의 반도체 소자를 형성하기 위한 플레이트일 수 있다. 예컨대, 상기 베이스 기판(210)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있다. 상기 베이스 기판(210)은 제1 영역(A), 제2 영역(B), 제3 영역(C), 그리고 제4 영역(D)을 포함할 수 있다. 상기 제1 영역(A)은 도 11에 도시된 공핍-모드 HEMT(10)가 구현되는 영역이고, 상기 제2 영역(B)은 도 11에 도시된 증가-모드 HEMT(20)가 구현되는 영역일 수 있다. 상기 제3 영역(C)은 도 11에 도시된 제1 다이오드(30)가 구현되는 영역이고, 제4 영역(D)은 도 11에 도시된 제2 다이오드(40)가 구현되는 영역일 수 있다. 이에 따라, 상기 제1 영역(A) 상에는 공핍-모드 HEMT 구조체가 구비되고, 상기 제2 영역(B) 상에는 상기 공핍-모드 HEMT에 직렬 연결된 증가-모드 HEMT 구조체가 구비되며, 상기 제3 영역(C) 상에는 상기 증가-모드 HEMT에 병렬 연결된 제1 다이오드 구조체가 구비될 수 있다. 그리고, 상기 제4 영역(D) 상에는 상기 공핍-모드 HEMT 구조체의 드레인 전극단과 상기 증가-모드 HEMT 구조체의 소스 전극단에 연결되는 제4 다이오드 구조체가 구비될 수 있다.
상기 반도체층(220)은 상기 베이스 기판(210) 상에 배치될 수 있다. 상기 반도체층(220)은 상기 베이스 기판(210) 상에 차례로 적층된 하부층(222) 및 상부층(224)을 포함할 수 있다. 상기 상부층(224)은 상기 하부층(222)에 비해 넓은 에 너지 밴드 갭을 갖는 물질로 이루어질 수 있다. 이에 더하여, 상기 상부층(224)은 상기 하부층(222)에 비해 상이한 격자 상수를 갖는 물질로 이루어질 수 있다. 일 예로서, 상기 하부층(222)은 갈륨 질화막(GaN)이고, 상기 상부층(224)은 알루미늄 갈륨 질화막(AlGaN)일 수 있다. 여기서, 상기 반도체층(220) 중 적어도 상기 하부층(222)을 고저항도(high resistivity) 또는 P-type의 갈륨 질화물(GaN)로 형성함으로써, 상기 반도체 소자(200)의 누설 전류를 감소시킬 수 있다.
상기 상부층(224)은 제1 내지 제4 반도체 패턴들(225, 226, 227, 228)을 포함할 수 있다. 상기 제1 내지 제3 반도체 패턴들(225, 226, 227)은 앞서 도 2를 참조하여 설명한 제1 내지 제3 반도체 패턴들(125, 126, 127)과 대체로 동일 또는 유사할 수 있으며, 이에 대한 상세한 설명은 생략한다. 상기 제4 반도체 패턴(228)은 상기 제4 영역(D) 상에서 하나의 플레이트 형상으로 제공될 수 있다. 한편, 상기와 같은 구조의 반도체층(220)에는 상기 하부층(222)과 상기 상부층(224)의 경계면에 2차원 전자 가스(2-Dimensional Electorn Gas:2DEG)가 생성될 수 있다. 상기 반도체 소자(200)의 동작시 전류의 흐름은 상기 2차원 전자 가스(2DEG)를 통해 이루어질 수 있다.
상기 절연 패턴(230)은 상기 반도체층(220) 상에 형성될 수 있다. 상기 절연 패턴(230)은 상기 제1 내지 제5 절연패턴들(232, 234, 236, 238, 239)을 포함할 수 있다. 상기 제1 내지 제4 절연패턴들(232, 234, 236, 238)은 앞서 도 2를 참조하여 설명한 제1 내지 제4 절연패턴들(132, 134, 136, 138)과 대체로 동일 또는 유사할 수 있으며, 이에 대한 상세한 설명은 생략한다. 상기 제5 절연패턴(239)은 상기 제 4 영역(D) 상에서 상기 제4 반도체 패턴(228)을 덮도록 형성될 수 있다. 여기서, 상기 제5 절연패턴(239)은 상기 제4 반도체 패턴(228)의 일부를 노출시키는 개구부(239a)를 가질 수 있다. 한편, 상기 절연 패턴(230)은 실리콘 산화막(SiO2)으로 이루어질 수 있다. 또는, 상기 절연 패턴(230)은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)으로 이루어질 수도 있다.
상기 소스/드레인 및 캐소드 전극 패턴(240a)은 상기 제1 내지 제3 영역들(A, B, C)에 걸쳐 형성되는 제1 금속 패턴(242), 상기 제1 영역(A)에서 상기 제4 영역(D)으로 연장되는 제2 금속 패턴(244), 그리고 상기 제2 영역(B)에서 상기 제1 금속 패턴(242)과 이격되는 제3 금속 패턴(246)을 포함할 수 있다. 상기 제3 금속 패턴(246)은 앞서 도 2를 참조하여 설명한 제3 금속 패턴(146)과 대체로 동일 또는 유사할 수 있다.
상기 제1 금속 패턴(242)은 제1 내지 제4 부분들(242a, 242b, 242c, 242d)로 이루어질 수 있다. 상기 제1 내지 제3 부분들(242a, 242b, 242c)은 앞서 도 2를 참조하여 설명한 제1 내지 제3 부분들(142a, 142b, 142c)과 대체로 동일 또는 유사할 수 있으며, 이에 대한 상세한 설명은 생략한다. 상기 제4 부분(242d)은 상기 제3 부분(242c)으로부터 상기 제4 영역(D)을 향해 연장되어 형성될 수 있다. 상기 제4 부분(242d)은 상기 제4 영역(D)에서 상기 제4 반도체 패턴(228) 및 상기 제5 절연패턴(239)의 일측을 덮도록 형성될 수 있다.
상기 제2 금속 패턴(244)의 일단(244a)은 상기 제1 부분(242a)과 이격되되, 상기 제2 금속 패턴(244)과 상기 제1 부분(242a) 사이에는 상기 제1 절연 패턴(232)의 제1 및 제2 라인들(232a, 232b) 사이의 이격된 공간이 노출되도록 제공될 수 있다. 이에 따라, 상기 제1 금속 패턴(242)의 제1 부분(242a)과 상기 제2 금속 패턴(244)의 일단(244a)은 제1 반도체 패턴(125) 상에서 서로 일정한 간격이 이격되어 서로 깍지낀 형상을 이룰 수 있다. 이에 더하여, 상기 제2 금속 패턴(244)의 타단(244b)은 상기 제1 영역(A)으로부터 상기 제4 영역(D)으로 연장되어 형성될 수 있다. 상기 제2 금속패턴(244)의 타단(244b)은 상기 제4 영역(D)에서 상기 제4 반도체 패턴(228) 및 상기 제5 절연패턴(239)의 타측을 덮도록 형성될 수 있다. 이에 더하여, 상기 제2 금속패턴(244)의 타단(244b)은 상기 제5 절연패턴(239)의 상기 개구부(239a)를 매립하도록 형성될 수 있다.
한편, 상기 제1 부분(242a)은 공핍-모드 HEMT 구조체의 소스 전극으로 사용되고, 상기 제2 금속 패턴(244)의 일단(244a)은 상기 공핍-모드 HEMT 구조체의 드레인 전극으로 사용될 수 있다. 또한, 상기 제2 부분(242b)은 상기 공핍-모드 HEMT 구조체의 소스 전극으로 사용됨과 동시에, 상기 증가-모드 HEMT 구조체의 드레인 전극으로 사용될 수 있다. 상기 공핍-모드 HEMT 구조체의 소스 전극과 상기 증가-모드 HEMT 구조체의 드레인 전극이 상기 제2 부분(242b)에 의해 서로 공유됨으로써, 상기 공핍-모드 HEMT 구조체와 상기 증가-모드 HEMT 구조체는 전기적으로 직렬 연결될 수 있다. 그리고, 상기 제3 부분(242c)은 반도체 소자(200)의 캐소드 전극으로 사용될 수 있다. 이에 더하여, 상기 제2 금속패턴(244)의 타단(244b)에 의해 상기 제2 다이오드 구조체의 일단은 상기 공핍-모드 HEMT 구조체의 드레인 전극단 에 연결되고, 상기 제4 부분(242d)에 의해 상기 제2 다이오드 구조체의 타단은 상기 제1 다이오드 구조체 및 상기 증가-모드 HEMT 구조체에 연결된다. 이에 따라, 상기 제2 다이오드 구조체는 상기 공핍-모드 HEMT 및 상기 증가-모드 HEMT 구조체들에 병렬 연결될 수 있다.
상기 게이트 및 애노드 전극 패턴(250)은 제3 금속 패턴(252) 및 제4 금속 패턴(254), 그리고 제5 금속패턴(256)을 포함할 수 있다. 상기 제3 및 제4 금속패턴들(252, 254)은 앞서 도 2를 참조하여 설명한 제3 및 제4 금속패턴들(152, 154)과 대체로 동일 또는 유사할 수 있으며, 이에 대한 상세한 설명은 생략한다. 상기 제5 금속패턴(256)은 상기 제4 영역(D)에서 상기 제2 금속패턴(244)에 접합되도록 제공될 수 있다. 상기 제4 금속 패턴(254)은 상기 증가-모드 HEMT 구조체의 게이트 전극으로 사용됨과 동시에, 상기 게이트 전극 및 상기 제2 부분(242b)에 집중되는 전계를 분산시키는 필드 플레이트(field plate)로 사용될 수 있다. 이에 더하여, 상기 제5 금속패턴(256)은 상기 제2 다이오드 구조체를 동작시키기 위한 전압을 인가하는 전극(예컨대, 애노드 전극)으로 사용될 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 단일 베이스 기판(210) 상에 형성된 노말리 온 구조를 갖는 공핍 모드 HEMT 구조체, 노말리 오프 구조를 갖는 증가 모드 HEMT 구조체, 그리고 순방향 전류량을 증가시키는 제1 다이오드 구조체, 그리고 역방향 전류량을 증가시키는 제2 다이오드 구조체를 구비할 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 공핍 모드 HEMT 구조체의 높은 전류밀도 및 내압 특성과 증가 모드 HEMT 구조체의 노말리 오프의 특성을 모두 가지고, 순방향 및 역방향 동작시 전류량이 증가하여, 고전류 및 고전압 특성이 향상된다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 반도체층(220)의 상대적인 저저항층인 상부층(224)과 게이트 전극(즉, 제4 금속 패턴(254)) 사이에 절연 패턴(230)을 개재함으로써, 상기 게이트 전극에 전압이 인가되지 않는 경우, 소스 전극과 드레인 구조물에 전압을 인가하여도 전류의 흐름이 없는 노말리 오프(normally off) 상태가 될 수 있다. 이에 따라, 본 발명은 인헨스먼트 모드(Enhancement Mode) 동작을 할 수 있는 고 전자 이동도 트랜지스터(HEMT) 구조의 반도체 소자를 제공할 수 있다.
계속해서, 본 발명의 다른 실시예에 따른 반도체 소자의 변형예를 상세히 설명한다. 여기서, 앞서 설명한 반도체 소자에 대해 중복되는 내용들은 생략하거나 간소화될 수 있다.
도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 변형예를 보여주는 평면도이다. 도 17은 도 16에 도시된 Ⅴ-Ⅴ'선을 따라 절단한 단면도이고, 도 18은 도 16에 도시된 Ⅵ-Ⅵ'선을 따라 절단한 단면도이다.
도 16 내지 도 18을 참조하면, 반도체 소자(202)는 베이스 기판(210), 반도체층(220), 절연 패턴(230), 소스/드레인 및 캐소드 전극 패턴(241) 및 게이트 및 애노드 전극 패턴(251)을 포함할 수 있다. 상기 베이스 기판(210), 상기 반도체층(220), 상기 절연 패턴(230)은 앞서 도 13 내지 도 15을 참조하여 설명한 본 발 명의 다른 실시예에 따른 반도체 소자(200)와 대체로 동일 및 유사할 수 있으며, 이에 대한 상세한 설명은 생략한다.
상기 소스/드레인 및 캐소드 전극 패턴(241) 및 상기 게이트 및 애노드 전극 패턴(251)은 동일한 금속막을 패터닝하여 동시에 형성된 것일 수 있다. 이에 따라, 상기 소스/드레인 및 캐소드 전극 패턴(241) 및 상기 게이트 및 애노드 전극 패턴(251)은 동일한 금속 재질로 이루어질 수 있다. 상기 소스/드레인 및 캐소드 전극 패턴(241) 및 상기 게이트 및 애노드 전극 패턴(251)은 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 알루미늄(Al), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn)으로부터 이루어진 금속 원소들 중 적어도 어느 하나의 금속으로 형성될 수 있다.
상기와 같은 구조의 반도체 소자(202)는 앞서 살펴본 본 발명의 다른 실시예에 따른 반도체 소자(200)에 비해, 상기 소스/드레인 및 캐소드 전극 패턴(241) 및 상기 게이트 및 애노드 전극 패턴(251)이 동일한 금속 재질로 이루어진 구조를 가질 수 있다. 이 경우, 상기 반도체 소자(202)의 제조 과정시 상기 소스/드레인 및 캐소드 전극 패턴(241) 및 상기 게이트 및 애노드 전극 패턴(251)을 인-시츄(in-situ)로 동시에 형성할 수 있으므로, 반도체 소자의 제조 공정을 단순화시킬 수 있다.
도 19는 본 발명의 기술이 적용된 반도체 장치를 포함하는 패키지 모듈을 보여주는 도면이다. 도 19를 참조하면, 상술한 반도체 소자 기술은 패키지 모듈(300)에 적용될 수 있다. 일 예로서, 상기 패키지 모듈(300)은 반도체 장치(320) 및 QFP(Quad Flat Package) 패키지된 반도체 장치(330)와 같은 형태로 제공될 수 있다. 본 발명에 따라 제조된 반도체 소자들(100, 102, 200, 202)은 별도의 다양한 형태의 반도체 장치들(220, 230)에 적용될 수 있다. 상기 반도체 장치들(320, 330)을 별도의 반도체 기판(210)에 설치하여, 상기 패키지 모듈(300)이 형성될 수 있다. 이때, 상기 반도체 기판(310)은 인쇄회로기판을 포함할 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예들에 따른 반도체 소자들(100, 102, 200, 202)은 패키지화되어, 상기 패키기 모듈(300)에 결합된 구조를 가질 수 있다. 이에 따라, 본 발명은 상기 고전류 및 고전압 동작을 할 수 있는 반도체 소자들(100, 102, 200, 202)을 구비하여 고전류 및 고전압 특성이 향상된 패키지 모듈(300)을 제공할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 단계으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 회로도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 순방향 동작시 전류 흐름을 보여주는 도면이다.
도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 역방향 동작시 전류 흐름을 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 4는 도 2에 도시된 I-I'선을 따라 절단한 단면도이다.
도 5a, 도 6a, 도 7a 및 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 과정을 설명하기 위한 평면도들이다.
도 5b, 도 6b, 도 7b 및 도 8b는 차례로 도 5a, 도6, 도 7a 및 도 8a에 도시된 I-I'선을 따라 절단한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형예를 보여주는 평면도이다.
도 10은 도 9에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 회로도이다.
도 12a는 본 발명의 다른 실시예에 따른 반도체 소자의 순방향 동작시 전류 흐름을 보여주는 도면이다.
도 12b는 본 발명의 다른 실시예에 따른 반도체 소자의 역방향 동작시 전류 흐름을 보여주는 도면이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 14는 도 13에 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 15는 도 13에 도시된 Ⅳ-Ⅳ'선을 따라 절단한 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 변형예를 보여주는 평면도이다.
도 17은 도 16에 도시된 Ⅴ-Ⅴ'선을 따라 절단한 단면도이다.
도 18은 도 16에 도시된 Ⅵ-Ⅵ'선을 따라 절단한 단면도이다.
도 19는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호 설명*
10 : 공핍-모드 HEMT
20 : 증가-모드 HEMT
30 : 다이오드
100 : 반도체 소자
110 : 베이스 기판
120 : 반도체층
130 : 절연 패턴
140 : 소스/드레인 및 캐소드 전극 패턴
150 : 게이트 및 애노드 전극 패턴
Claims (24)
- 베이스 기판;상기 베이스 기판 상에 배치되는 공핍-모드(Depletion-mode) HEMT(High Electron Mobility Transistor) 구조체;상기 베이스 기판 상에 배치되며, 상기 공핍-모드 HEMT 구조체에 직렬 연결된 증가-모드(Enhancement-mode) HEMT 구조체; 및상기 베이스 기판 상에 배치되며, 상기 증가-모드 HEMT 구조체에 병렬 연결된 제1 다이오드 구조체를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 제1 다이오드 구조체는 상기 반도체 소자의 순방향 동작시 상기 증가-모드 HEMT 구조체와 함께, 순방향의 전류 흐름 경로를 제공하는 반도체 소자.
- 제 1 항에 있어서,상기 제1 다이오드 구조체는 상기 증가-모드 HEMT 구조체에 비해 낮은 항복 전압을 갖는 반도체 소자.
- 제 1 항에 있어서,상기 증가-모드 HEMT 구조체의 소스 전극 및 상기 공핍-모드 HEMT 구조체의 드레인 전극에 연결되는 제2 다이오드 구조체를 포함하는 반도체 소자.
- 제 4 항에 있어서,상기 제2 다이오드 구조체는 상기 반도체 소자의 역방향 동작시 상기 제1 다이오드 구조체와 함께, 역방향의 전류 흐름 경로를 제공하는 반도체 소자.
- 제 4 항 또는 제 5 항에 있어서,상기 제2 다이오드 구조체는 상기 증가-모드 HEMT 구조체에 비해 낮은 항복 전압을 갖는 반도체 소자.
- 제1 영역, 제2 영역 및 제3 영역을 포함하는 베이스 기판;상기 베이스 기판 상에 배치되며, 내부에 전류 이동 경로를 제공하는 2차원 전자 가스(2-Dimensional Electron Gas:2DEG)를 생성하는 반도체층;상기 반도체층 상에 배치된 절연 패턴;상기 반도체층 및 상기 절연 패턴 상에 형성된 소스/드레인 및 캐소드 전극 패턴; 및상기 반도체층 및 상기 절연 패턴 사에 형성된 게이트 및 애노드 전극 패턴을 포함하되,상기 제1 영역 상에 형성된 상기 반도체층, 상기 절연 패턴, 상기 소스/드레인 및 캐소드 전극 패턴, 그리고 상기 게이트 및 애노드 전극 패턴은 공핍-모드 HEMT 구조체를 이루고,상기 제2 영역 상에 형성된 상기 반도체층, 상기 절연 패턴, 상기 소스/드레인 및 캐소드 전극 패턴, 그리고 상기 게이트 및 애노드 전극 패턴은 상기 공핍-모드 HEMT 구조체에 직렬 연결된 증가-모드 HEMT 구조체를 이루고,상기 제3 영역 상에 형성된 상기 반도체층, 상기 절연 패턴, 상기 소스/드레인 및 캐소드 전극 패턴, 그리고 상기 게이트 및 애노드 전극 패턴은 상기 증가-모드 HEMT 구조체에 병렬 연결되는 제1 다이오드 구조체를 이루는 반도체 소자.
- 제 7 항에 있어서,상기 제1 다이오드 구조체는 상기 증가-모드 HEMT 구조체에 비해 낮은 항복 전압을 갖는 반도체 소자.
- 제 7 항에 있어서,상기 게이트 및 애노드 전극 패턴은 상기 공핍-모드 HEMT 구조체의 게이트 전극 및 상기 게이트 전극에 연결된 애노드 전극을 제공하고,상기 소스/드레인 및 캐소드 전극 패턴은 상기 공핍-모드 HEMT 구조체의 드레인 전극, 상기 증가-모드 HEMT 구조체의 게이트 전극, 그리고 상기 제1 다이오드 구조체에 제공된 캐소드 전극을 제공하는 반도체 소자.
- 제 7 항에 있어서,상기 공핍-모드 HEMT 구조체의 소스 전극 및 상기 증가-모드 HEMT 구조체의 드레인 전극은 상기 소스/드레인 및 캐소드 전극 패턴의 동일한 부분을 공유하여 이루어지는 반도체 소자.
- 제 7 항에 있어서,상기 반도체층은:상기 베이스 기판 상에 배치된 제1 반도체막; 및상기 제1 반도체막 상에 배치되며, 상기 제1 반도체막에 비해 넓은 에너지 밴드 갭을 갖는 제2 반도체막을 포함하는 반도체 소자.
- 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,상기 베이스 기판은 제4 영역을 더 포함하고,상기 반도체층, 상기 절연 패턴, 상기 소스/드레인 및 캐소드 전극 패턴, 그리고 상기 게이트 및 애노드 전극 패턴은 상기 제4 영역에서 상기 공핍-모드 HEMT 구조체와 상기 증가-모드 HEMT 구조체에 병렬 연결되는 제2 다이오드 구조체를 이루는 반도체 소자.
- 제 12 항에 있어서,상기 제2 다이오드 구조체는 상기 반도체 소자의 역방향 동작시 상기 제1 다이오드 구조체와 함께, 상기 증가-모드 HEMT 구조체의 소스 전극으로부터 상기 공 핍-모드 HEMT 구조체의 드레인 전극으로 역방향 전류 흐름을 제공하는 반도체 소자.
- 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,상기 제1 영역에 형성된 상기 소스/드레인 및 캐소드 전극 패턴은 상기 게이트 및 애노드 전극 패턴을 개재하여, 서로 이격된 제1 금속 패턴 및 제2 금속 패턴을 포함하는 반도체 소자.
- 제 14 항에 있어서,상기 게이트 및 애노드 전극 패턴은 상기 제1 영역에서 상기 제1 및 제2 금속 패턴들 사이에서 상기 제1 및 제2 금속 패턴들로부터 이격되어 배치된 제3 금속 패턴을 포함하되,상기 제1 내지 제3 금속 패턴들은 상기 제1 영역에서 복수회 굴곡진 형상을 이루는 반도체 소자.
- 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,상기 소스/드레인 및 캐소드 전극 패턴과 상기 게이트 및 애노드 전극 패턴은 동일한 금속 물질로 이루어진 반도체 소자.
- 베이스 기판을 준비하는 단계;상기 베이스 기판 상에 공핍-모드 HEMT 구조체를 형성하는 단계;상기 베이스 기판 상에 상기 공핍-모드 HEMT 구조체에 직렬 연결된 증가-모드 HEMT 구조체를 형성하는 단계; 및상기 베이스 기판 상에 상기 증가-모드 HEMT 구조체에 병렬 연결된 제1 다이오드 구조체를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 17 항에 있어서,상기 베이스 기판 상에 상기 증가-모드 HEMT 구조체의 소스 전극 및 상기 공핍-모드 HEMT 구조체의 드레인 전극에 연결되는 제2 다이오드 구조체를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제 17 항에 있어서,상기 제2 다이오드는 상기 증가-모드 HEMT 구조체의 소스 및 드레인 전극의 문턱 전압에 비해 낮은 항복 전압을 갖도록 형성되는 반도체 소자 제조 방법.
- 제 17 항 내지 제 19 항 중 어느 한 항에 있어서,상기 제1 다이오드는 상기 증가-모드 HEMT 구조체의 소스 및 드레인 전극의 문턱 전압에 비해 낮은 항복 전압을 갖도록 형성되는 반도체 소자 제조 방법.
- 제1 영역, 제2 영역 및 제3 영역을 갖는 베이스 기판을 준비하는 단계;상기 베이스 기판 상에, 내부에 2차원 전자 가스(2DEG)를 생성하는 반도체층을 형성하는 단계;상기 반도체층 상에 절연 패턴을 형성하는 제1 단계;상기 반도체층 및 상기 절연 패턴 상에 소스/드레인 및 캐소드 전극 패턴을 형성하는 제2 단계; 및상기 반도체층 및 상기 절연 패턴 상에 게이트 및 애노드 전극 패턴을 형성하는 제3 단계를 포함하되,상기 제1 단계, 상기 제2 단계 및 상기 제3 단계는 상기 제1 영역 상에 공핍-모드 HEMT 구조체를 형성하는 단계, 상기 제2 영역 상에 상기 공핍-모드 HEMT 구조체에 직렬 연결된 증가-모드 HEMT 구조체를 형성하는 단계, 그리고 상기 제3 영역 상에 상기 증가-모드 HEMT 구조체에 병렬 연결되는 제1 다이오드 구조체를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 21 항에 있어서,상기 제2 단계는:상기 반도체층 상에 제1 금속막을 형성하는 단계; 및상기 제1 금속막을 패터닝하는 단계를 포함하고,상기 제3 단계는:상기 반도체층 상에 상기 제1 금속막과 상이한 금속을 갖는 제2 금속막을 형성하는 단계; 및상기 제2 금속막을 패터닝하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 21 항에 있어서,상기 제2 단계 및 상기 제3 단계는:상기 반도체층 상에 금속막을 형성하는 단계; 및상기 금속막을 패터닝하여, 상기 소스/드레인 및 캐소드 전극 패턴 및 상기 게이트 및 애노드 전극 패턴을 동시에 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 21 항 내지 제 23 항 중 어느 한 항에 있어서,상기 베이스 기판은 제4 영역을 더 포함하고,상기 제1 단계, 상기 제2 단계 및 상기 제3 단계는 상기 제4 영역 상에 상기 증가-모드 HEMT 구조체의 소스 전극 및 상기 공핍-모드 HEMT 구조체의 드레인 전극에 연결되는 제2 다이오드 구조체를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
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