JPH06260662A - 多結晶半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 整流特性を有するようにする。 【構成】 ｎ型の真性多結晶シリコン薄膜３の上面中央
部にはゲート絶縁膜を介してゲート８が設けられ、両側
にはカソード１０およびアノード１２が接続されてい
る。そして、カソード１０を接地するとともにアノード
１２に正のアノード電圧Ｖ_Aを印加した状態で、ゲート
８にしきい値電圧Ｖ_th以下のゲート電圧Ｖ_Gを印加する
と、真性多結晶シリコン薄膜３の中央部がｐ型となり、
このｐ型の部分の両側全域に空乏層が形成される。した
がって、アノード１２からカソード１０までの全域にわ
たって抵抗が小さくなり、アノード１２側からカソード
１０側にオン電流が流れ、オン状態となる。アノード１
２に負のアノード電圧Ｖ_Aを印加した場合には、アノー
ド１２側で空乏層が伸び切らず、アノード１２側に高抵
抗領域が形成される。したがって、カソード１０側から
アノード１２側にオン電流が流れ難く、整流特性を備え
ていることになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は多結晶半導体装置に関
する。

【０００２】

【従来の技術】多結晶半導体装置としては、多結晶シリ
コン薄膜トランジスタが知られている。従来のこのよう
な多結晶シリコン薄膜トランジスタは、一般に、多結晶
シリコン薄膜の中央部を真性領域からなるチャネル領域
とされ、チャネル領域の両側をそれぞれｎ型（またはｐ
型）不純物領域からなるソース領域およびドレイン領域
とされ、チャネル領域上にゲート絶縁膜を介してゲート
電極が設けられた構造となっている。そして、オン状態
の場合には、ソース領域を接地するとともにドレイン領
域に正のドレイン電圧を印加した状態でゲート電極に正
のゲート電圧を印加すると、チャネル領域に電子が誘起
されてチャネルが形成されることにより、ドレイン領域
側からソース領域側にオン電流が流れることになる。

【０００３】ところで、上述したオン状態において、ド
レイン領域に印加されているドレイン電圧が負となった
場合には、この場合もチャネル領域に電子が誘起されて
チャネルが形成されているので、上述の場合とは逆にソ
ース領域側からドレイン領域側にオン電流が流れること
になる。

【０００４】

【発明が解決しようとする課題】このように、従来の多
結晶シリコン薄膜トランジスタからなる多結晶半導体装
置では、ソース領域とドレイン領域との間でいずれの方
向にもオン電流を流すことができるので、整流素子とし
て使用することができないという問題があった。また、
真性多結晶シリコン薄膜のチャネル領域形成部の両側に
不純物をドーピングしてソース領域およびドレイン領域
を形成しなければならず、素子作成が煩雑であるという
問題があった。この発明の目的は、整流特性を有するこ
とができ、また素子作成を簡単とすることのできる多結
晶半導体装置を提供することにある。

【０００５】

【課題を解決するための手段】この発明は、真性多結晶
半導体層と、この真性多結晶半導体層の中央部の上にゲ
ート絶縁膜を介して設けられたゲートと、前記真性多結
晶半導体層の両側にそれぞれ形成されたアノードおよび
カソードとを具備し、前記ゲートにオン電圧を印加した
とき、アノード−カソード間電圧Ｖ_ACが正電圧である場
合には前記アノード側から前記カソード側にオン電流が
流れ、アノード−カソード間電圧Ｖ_ACが負電圧である場
合には前記カソード側から前記アノード側にオン電流が
流れないようにしたものである。

【０００６】

【作用】この発明によれば、ゲートにオン電圧を印加し
たとき、アノード−カソード間電圧Ｖ_ACが正電圧である
場合にはアノード側からカソード側にオン電流が流れ、
アノード−カソード間電圧Ｖ_ACが負電圧である場合には
カソード側からアノード側にオン電流が流れないように
することができるので、整流特性を有することができ
る。また、真性多結晶半導体層のみを形成すればよいの
で、不純物をドーピングしてソース領域およびドレイン
領域を形成する従来の素子と比較して、素子作成を簡単
とすることができる。

【０００７】

【実施例】図１はこの発明の一実施例における多結晶半
導体装置の要部を示したものである。この多結晶半導体
装置は基板１を備えている。基板１の上面には下地絶縁
膜２が設けられている。下地絶縁膜２の上面にはｎ型の
真性多結晶シリコン薄膜（真性多結晶半導体層）３が設
けられている。真性多結晶シリコン薄膜３の上面にはゲ
ート絶縁膜４が設けられている。真性多結晶シリコン薄
膜３の中央部に対応する部分のゲート絶縁膜４の上面に
はゲート電極５が設けられている。ゲート電極５を含む
ゲート絶縁膜４の全上面には層間絶縁膜６が設けられて
いる。ゲート電極５の中央部に対応する部分の層間絶縁
膜６にはコンタクトホール７が設けられ、このコンタク
トホール７の部分にはアルミニウムからなるゲート８が
設けられている。ゲート電極５の左側における真性多結
晶シリコン薄膜３の所定の個所に対応する部分の層間絶
縁膜６およびゲート絶縁膜４にはコンタクトホール９が
設けられ、このコンタクトホール９の部分にはアルミニ
ウムからなるカソード１０が設けられている。ゲート電
極５の右側における真性多結晶シリコン薄膜３の所定の
個所に対応する部分の層間絶縁膜６およびゲート絶縁膜
４にはコンタクトホール１１が設けられ、このコンタク
トホール１１の部分にはアルミニウムからなるアノード
１２が設けられている。

【０００８】上述において真性多結晶シリコン薄膜３は
粒径の平均値が１００〜４００ｎｍのものであり、以下
に説明する整流作用を得るにはこの程度のものが望まし
い。このような真性多結晶シリコン薄膜３を得る製造方
法の一例を示す。基板１上にプラズマＣＶＤにより水素
化アモルファスシリコン薄膜を５００Å程度の膜厚に成
膜する。これをＮ₂雰囲気中で４５０℃で１時間程度の
熱処理を行い、水素含有率を３％以下にする脱水素処理
を行う。次に、エキシマレーザを照射し結晶化すると、
上記の粒径の真性多結晶シリコン薄膜３が得られる。こ
れを水素化してダングリングボンドを減少させる。上記
において、アモルファスシリコン薄膜の成膜はプラズマ
ＣＶＤによらず、減圧ＣＶＤで行ってもよい。また、結
晶巣は熱アニールによってもよい。

【０００９】次に、この多結晶半導体装置の動作につい
て説明する。まず、カソード１０を接地するとともにア
ノード１２にある一定の正のアノード電圧Ｖ_Aを印加し
た状態で、ゲート８に印加するゲート電圧Ｖ_Gを変化さ
せたところ、図２に示すＶ_G−Ｉ_A特性が得られた。この
図から明らかなように、ゲート電圧Ｖ_Gを正方向から漸
次減少させていくと、アノード１２側からカソード１０
側に最初はわずかな電流Ｉ_Aしか流れていないが、アノ
ード電圧Ｖ_Aに依存するしきい値電圧Ｖ_th以下になる
と、大きな電流Ｉ_Aが流れ、オン状態となる。すなわ
ち、オン電流を１０^-9Ａ以上とすると、アノード電圧Ｖ
_Aが例えば１０Ｖ、５Ｖ、１Ｖの場合には、ゲート電圧
Ｖ_Gが、それぞれ、しきい値電圧Ｖ_th＝１１Ｖ、６Ｖ、
−５Ｖ以下になると、大きな電流Ｉ_Aが流れ、オン状態
となる。

【００１０】次に、以上のようなオン状態において、ゲ
ート電圧Ｖ_Gを固定し、アノード電圧Ｖ_Aを変化させたと
ころ、図３に示すＶ_A−Ｉ_A特性が得られた。この図から
明らかなように、ゲート電圧Ｖ_Gが例えば１０Ｖ、５
Ｖ、０Ｖのいずれの場合であっても、アノード１２とカ
ソード１０との間を流れる電流Ｉ_Aは順方向のみにしか
流れておらず、逆方向には流れていない。したがって、
この多結晶半導体装置は整流特性を備えていることにな
る。

【００１１】次に、この多結晶半導体装置の具体的な動
作について図４を参照しながら説明する。まず、図４
（Ａ）に示すように、カソード１０を接地するとともに
アノード１２に正のアノード電圧Ｖ_Aを印加、すなわち
順方向バイアスした状態で、ゲート８にしきい値電圧Ｖ
_th以下のゲート電圧Ｖ_Gを印加する。すると、図１に示
すゲート電極５の真下におけるｎ型の真性多結晶シリコ
ン薄膜３に正孔が誘起されることにより、この部分の真
性多結晶シリコン薄膜３がｐ型となる。この結果、ｐ型
の部分とカソード１０側のｎ型の部分との境界領域およ
びｐ型の部分とアノード１２側のｎ型の部分との境界領
域に空乏層が形成されるが、この場合アノード電圧Ｖ_A
が正であるので、カソード１０側ではｐ型の部分との境
界領域からカソード１０までの全域に空乏層が形成さ
れ、アノード１２側でもｐ型の部分との境界領域からア
ノード１２までの全域に空乏層が形成されることにな
る。そして、この場合の空乏層内は多結晶シリコン特有
のトラップ準位を介した機構（多くはトンネル電流と言
われている。）により電流が流れ易くなる。ｐ型の部分
は当然のことながら電流が流れ易い。したがって、アノ
ード１２からカソード１０までの全域にわたって抵抗が
小さくなり、アノード１２側からカソード１０側にオン
電流Ｉ_Aが流れ、オン状態となる。

【００１２】次に、図４（Ｂ）に示すように、アノード
１２に負のアノード電圧Ｖ_Aを印加、すなわち逆方向バ
イアスする。すると、この場合も図１に示すゲート電極
５の真下におけるｎ型の真性多結晶シリコン薄膜３に正
孔が誘起されていることにより、この部分の真性多結晶
シリコン薄膜３がｐ型となっている。ところで、この場
合のアノード電圧Ｖ_Aは負であるので、カソード１０側
ではｐ型の部分との境界領域からカソード１０までの全
域に空乏層が形成されるが、アノード１２側では空乏層
が伸び切らず、アノード１２側に高抵抗領域（空乏層で
もなければキャリアの蓄積もない領域）が形成されるこ
とになる。したがって、カソード１０側からアノード１
２側にオン電流が流れ難く、整流特性を備えていること
になる。

【００１３】次に、図４（Ｃ）に示すように、ゲート８
にしきい値電圧Ｖ_th以上のゲート電圧Ｖ_Gを印加する。
すると、図１に示すゲート電極５の真下におけるｎ型の
真性多結晶シリコン薄膜３に電子が誘起されるが、この
部分の真性多結晶シリコン薄膜３はもともとｎ型であ
る。したがって、真性多結晶シリコン薄膜３の全域にわ
たって空乏層が形成されず、アノード１２側もカソード
１０側も高抵抗のままとなり、電流は流れず、オフ状態
となる。

【００１４】このように、この多結晶半導体装置では、
ゲート８にオン電圧を印加したとき、図４（Ａ）に示す
ように、アノード−カソード間電圧Ｖ_ACが正電圧である
場合にはアノード１２側からカソード１０側にオン電流
が流れ、図４（Ｂ）に示すように、アノード−カソード
間電圧Ｖ_ACが負電圧である場合にはカソード１０側から
アノード１２側にオン電流が流れないようにすることが
できるので、整流特性を有することができる。また、真
性多結晶シリコン薄膜３のみを形成すればよいので、不
純物をドーピングしてソース領域およびドレイン領域を
形成する従来の素子と比較して、素子作成を簡単とする
ことができる。

【００１５】ところで、この多結晶半導体装置では、図
２に示すように、アノード電圧Ｖ_Aを変化させることに
より、ゲート８のしきい値電圧Ｖ_thを変化させることが
できる。この結果、例えば図５に示すように、この多結
晶半導体装置を定電圧回路の可変電圧ツェナーダイオー
ドとして用いることができる。図５において、入力電圧
Ｖ_inとして過大な電圧が入力されると、本発明の多結晶
半導体装置Ｔｓのアノード１２からカソード１０に電流
が流れ、出力電圧Ｖ_outを常に一定の電圧にすることが
できる。入力電圧Ｖ_inに応じてゲート８に印加する電圧
を変化できるので、可変電圧ツェナーダイオードの機能
を有する。

【００１６】

【発明の効果】以上説明したように、この発明によれ
ば、ゲートにオン電圧を印加したとき、アノード−カソ
ード間電圧Ｖ_ACが正電圧である場合にはアノード側から
カソード側にオン電流が流れ、アノード−カソード間電
圧Ｖ_ACが負電圧である場合にはカソード側からアノード
側にオン電流が流れないようにすることができるので、
整流特性を有することができる。また、真性多結晶半導
体層のみを形成すればよいので、不純物をドーピングし
てソース領域およびドレイン領域を形成する従来の素子
と比較して、素子作成を簡単とすることができる。

【図面の簡単な説明】

【図１】この発明の一実施例における多結晶半導体装置
の要部を示す断面図。

【図２】この多結晶半導体装置のＶ_G−Ｉ_A特性図。

【図３】この多結晶半導体装置のＶ_A−Ｉ_A特性図。

【図４】（Ａ）〜（Ｃ）はそれぞれこの多結晶半導体装
置の具体的な動作を説明するために示す図。

【図５】この多結晶半導体装置を可変電圧ツェナーダイ
オードとして用いた定電圧回路の一例を示す図。

【符号の説明】

３ 真性多結晶シリコン薄膜（真性多結晶半導体層） ８ ゲート １０ カソード １２ アノード

Claims (1)

【特許請求の範囲】
1. 【請求項１】 真性多結晶半導体層と、この真性多結晶
   半導体層の中央部の上にゲート絶縁膜を介して設けられ
   たゲートと、前記真性多結晶半導体層の両側にそれぞれ
   形成されたアノードおよびカソードとを具備し、 前記ゲートにオン電圧を印加したとき、アノード−カソ
   ード間電圧Ｖ_ACが正電圧である場合には前記アノード側
   から前記カソード側にオン電流が流れ、アノード−カソ
   ード間電圧Ｖ_ACが負電圧である場合には前記カソード側
   から前記アノード側にオン電流が流れないようにしたこ
   とを特徴とする多結晶半導体装置。