CN109524308A - 半导体装置及其制造方法 - Google Patents

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彦坂年辉
上杉谦次郎
木村重哉
蔵口雅彦
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Abstract

本发明涉及半导体装置及其制造方法，能够得到高阈值。根据实施方式，半导体装置包括第1～第3电极、第1～第3层以及绝缘层。第1层包括远离第1电极的第1面、远离第2电极的第2面以及远离第3电极并且倾斜的第3面。第2层包括设置于第1电极与第1面之间的第1部分区域、设置于第2电极与第2面之间的第2部分区域以及设置于第3电极与第3面之间的第3部分区域。第3层包括设置于第1电极与第1部分区域之间的第4部分区域、设置于第2电极与第2部分区域之间的第5部分区域以及设置于第3电极与第3部分区域之间的第6部分区域。与第4、第5部分区域、第1、第2电极分别电连接。绝缘层设置于第3电极与第6部分区域之间。

Description

半导体装置及其制造方法
本申请以日本专利申请2017-178780(申请日2017年9月19日)作为基础，基于该申请享受优先权。本申请通过参照该申请，包括该申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
例如，存在使用氮化物半导体的晶体管等半导体装置。通过使阈值变高，得到常导通型的半导体装置。
发明内容
本发明的实施方式提供能够得到高阈值的半导体装置及其制造方法。
根据本发明的实施方式，半导体装置包括第1电极、第2电极、第3电极、第1层、第2层、第3层以及绝缘层。第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间。所述第1层包括在与所述第1方向交叉的第2方向上远离所述第1电极的第1面、在所述第2方向上远离所述第2电极并且沿着包括所述第1面的第1平面的第2面以及在所述第2方向上远离所述第3电极并且相对于所述第1平面倾斜的第3面，并包括Alx1Ga1－x1N(0＜x1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方。所述第2层包括在所述第2方向上设置于所述第1电极与所述第1面之间的第1部分区域、在所述第2方向上设置于所述第2电极与所述第2面之间的第2部分区域以及在所述第2方向上设置于所述第3电极与所述第3面之间的第3部分区域，并包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)。所述第3层包括在所述第2方向上设置于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上设置于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上设置于所述第3电极与所述第3部分区域之间的第6部分区域，并包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)。所述第4部分区域与所述第1电极电连接，所述第5部分区域与所述第2电极电连接。所述绝缘层在所述第2方向上设置于所述第3电极与所述第6部分区域之间。
根据本发明的其它实施方式，提供一种半导体装置，具备：
第1电极；
第2电极；
第3电极，第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间；
第1层；
第2层；
第3层；以及
绝缘层，
所述第1层包括：
第1半导体区域，包括Aly1Ga1－y1N(0＜y1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方；
第2半导体区域，包括Aly2Ga1－y2N(0＜y2＜1)以及p型的Alz2Ga1－z2N(0≤z2＜1)中的某一方；以及
第3半导体区域，包括Aly3Ga1－y3N(0≤y3＜1、y3＜y1、y3＜y2)，
所述第2半导体区域的至少一部分在与所述第1方向交叉的第2方向上位于所述第2电极与所述第1半导体区域的一部分之间，
所述第3半导体区域的一部分在所述第2方向上位于所述第1半导体区域的所述一部分与所述第2半导体区域的所述至少一部分之间，
所述第3半导体区域的另一部分在所述第2方向上位于所述第3电极与所述第1半导体区域的另一部分之间，
所述第1半导体区域包括在所述第2方向上远离所述第1电极的第1面，
所述第2半导体区域包括在所述第2方向上远离所述第2电极并且沿着包括所述第1面的第1平面的第2面，
所述第3半导体区域包括在所述第2方向上远离所述第3电极并且相对于所述第1平面倾斜的第3面，
所述第2层包括在所述第2方向上设置于所述第1电极与所述第1面之间的第1部分区域、在所述第2方向上设置于所述第2电极与所述第2面之间的第2部分区域以及在所述第2方向上设置于所述第3电极与所述第3面之间的第3部分区域，并包括Alx2Ga1－x2N(0≤x2＜1、x2＜y1、x2＜y2)，
所述第3层包括在所述第2方向上设置于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上设置于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上设置于所述第3电极与所述第3部分区域之间的第6部分区域，包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3、y3＜x3)，其中所述第4部分区域与所述第1电极电连接，所述第5部分区域与所述第2电极电连接，
所述绝缘层在所述第2方向上设置于所述第3电极与所述第6部分区域之间。
根据本发明的其它实施方式，提供一种半导体装置，具备：
第1电极；
第2电极；
第3电极，第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间；
第1层；
第2层；
第3层；以及
绝缘层，
所述第1层包括：
第1半导体区域，包括Aly1Ga1－y1N(0＜y1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方；以及
第2半导体区域，包括Aly2Ga1－y2N(0＜y2＜1)以及p型的Alz2Ga1－z2N(0≤z2＜1)中的某一方，
所述第2半导体区域的一部分在与所述第1方向交叉的第2方向上位于所述第2电极与所述第1半导体区域的一部分之间，
所述第2半导体区域的另一部分在所述第2方向上位于所述第3电极与所述第1半导体区域的另一部分之间，
所述第1半导体区域包括在所述第2方向上远离所述第1电极的第1面，
所述第2半导体区域的所述一部分包括在所述第2方向上远离所述第2电极并且沿着包括所述第1面的第1平面的第2面，
所述第2半导体区域的所述另一部分包括在所述第2方向上远离所述第3电极并且相对于所述第1平面倾斜的第3面，
所述第2层包括在所述第2方向上设置于所述第1电极与所述第1面之间的第1部分区域、在所述第2方向上设置于所述第2电极与所述第2面之间的第2部分区域以及在所述第2方向上设置于所述第3电极与所述第3面之间的第3部分区域，并包括Alx2Ga1－x2N(0≤x2＜1、x2＜y1、x2＜y2)，
所述第3层包括在所述第2方向上设置于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上设置于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上设置于所述第3电极与所述第3部分区域之间的第6部分区域，并包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)，其中所述第4部分区域与所述第1电极电连接，所述第5部分区域与所述第2电极电连接，
所述绝缘层在所述第2方向上设置于所述第3电极与所述第6部分区域之间。
根据本发明的其它实施方式，提供一种半导体装置的制造方法，
形成包括Alx1Ga1－x1N(0＜x1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方的第1层，所述第1层包括第1面、沿着包括所述第1面的第1平面的第2面以及相对于所述第1面倾斜的第3面，沿着所述第1面的第1方向上的所述第3面的位置处于所述第1方向上的所述第1面的位置与所述第1方向上的所述第2面的位置之间，
在所述第1层之上形成包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)的第2层，
在所述第2层之上形成包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)的第3层，
将绝缘层形成于所述第3层的一部分之上，所述第3层的所述一部分在与所述第1面交叉的第2方向上与所述第3面重叠，
形成在所述第2方向上与所述第1面重叠并且与所述第3层的另一部分电连接的第1电极、在所述第2方向上与所述第2面重叠并且与所述第3层的又一部分电连接的第2电极以及位于所述绝缘层之上的第3电极。
根据本发明的其它实施方式，提供一种半导体装置的制造方法，
形成层叠膜，
所述层叠膜包括：
第1半导体膜，包括Aly1Ga1－y1N(0＜y1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方；
第2半导体膜，包括Aly2Ga1－y2N(0＜y2＜1)以及p型的Alz2Ga1－z2N(0≤z2＜1)中的某一方；
第3半导体膜，包括Aly3Ga1－y3N(0≤y3＜1、y3＜y1、y3＜y2)；以及
第4半导体膜,包括Aly4Ga1－y4N(0≤y4＜1、y4＜y1、y4＜y2)，
在所述第1半导体膜之上存在所述第3半导体膜，在所述第3半导体膜之上存在所述第2半导体膜，在所述第2半导体膜之上存在所述第4半导体膜，
去除所述第4半导体膜的一部分以及所述第2半导体膜的一部分，使所述第3半导体膜的一部分露出，所述第1半导体膜包括第1面，所述第2半导体膜的残留的部分包括第2面以及第3面，沿着所述第1面的第1方向上的所述第3面的位置处于所述第1方向上的所述第1面的位置与所述第1方向上的所述第2面的位置之间，在与所述第1方向交叉的第2方向上，所述第1面与所述第3半导体膜的所述一部分重叠，所述第2面沿着包括所述第1面的第1平面，所述第3面相对于所述第1平面倾斜，
在所述第1面、所述第3面以及所述第4半导体膜的残留的部分之上形成包括Alx2Ga1－x2N(0≤x2＜1、x2＜y1、x2＜y2)的第2部分层，
在所述第2层之上形成包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)的第3层，
将绝缘层形成于所述第3层的一部分之上，所述第3层的所述一部分在所述第2方向上与所述第3面重叠，
形成在所述第2方向上与所述第1面重叠并且与所述第3层的另一部分电连接的第1电极、在所述第2方向上与所述第2面重叠并且与所述第3层的又一部分电连接的第2电极以及位于所述绝缘层之上的第3电极。
根据本发明的其它实施方式，提供一种半导体装置的制造方法，
包括Aly1Ga1－y1N(0＜y1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方，包括第1部分以及第2部分，从所述第1部分向所述第2部分的方向沿着第1方向，在包括第1半导体膜以及设置于所述第1部分的第1面之上的包括Aly5Ga1－y5N(0≤y5＜1、y5＜y1)的第1低Al浓度膜的层叠膜的所述第2部分之上，形成包括Aly2Ga1－y2N(0＜y2＜1、y5＜y2)以及p型的Alz2Ga1－z2N(0≤z2＜1)中的某一方的第2半导体膜，所述第2半导体膜包括沿着包括所述第1面的第1平面的第2面以及相对于所述第1平面倾斜的第3面，沿着所述第1面的第1方向上的所述第3面的位置处于所述第1方向上的所述第1面的位置与所述第1方向上的所述第2面的位置之间，
在所述第2面之上形成包括Aly3Ga1－y3N(0≤y3＜1、y3＜y1、y3＜y2)的第2低Al浓度膜，
在所述第1低Al浓度膜、所述第3面以及所述第2低Al浓度膜之上，形成包括Alx2Ga1－x2N(0≤x2＜1、x2＜y1、x2＜y2)的第2部分层，
在所述第2部分层之上形成包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)的第3层，
将绝缘层形成于所述第3层的一部分之上，所述第3层的所述一部分在与所述第1面交叉的第2方向上与所述第3面重叠，
形成在所述第2方向上与所述第1面重叠并且与所述第3层的另一部分电连接的第1电极、在所述第2方向上与所述第2面重叠并且与所述第3层的又一部分电连接的第2电极以及位于所述绝缘层之上的第3电极。
附图说明
图1是例示出第1实施方式的半导体装置的示意剖视图。
图2是例示出第1实施方式的半导体装置的制造方法的示意剖视图。
图3是例示出第1实施方式的半导体装置的制造方法的示意剖视图。
图4是例示出第1实施方式的半导体装置的制造方法的示意剖视图。
图5是例示出第1实施方式的半导体装置的制造方法的示意剖视图。
图6是例示出第1实施方式的其它半导体装置的示意剖视图。
图7是例示出第1实施方式的其它半导体装置的制造方法的示意剖视图。
图8是例示出第1实施方式的其它半导体装置的制造方法的示意剖视图。
图9是例示出第1实施方式的其它半导体装置的制造方法的示意剖视图。
图10是例示出第1实施方式的其它半导体装置的制造方法的示意剖视图。
图11是例示出第2实施方式的半导体装置的示意剖视图。
图12是例示出第2实施方式的其它半导体装置的制造方法的示意剖视图。
图13是例示出第2实施方式的其它半导体装置的制造方法的示意剖视图。
图14是例示出第2实施方式的其它半导体装置的制造方法的示意剖视图。
图15是例示出第2实施方式的其它半导体装置的制造方法的示意剖视图。
图16是例示出第3实施方式的半导体装置的示意剖视图。
图17是例示出第3实施方式的其它半导体装置的制造方法的示意剖视图。
图18是例示出第3实施方式的其它半导体装置的制造方法的示意剖视图。
图19是例示出第3实施方式的其它半导体装置的制造方法的示意剖视图。
图20是例示出第3实施方式的其它半导体装置的制造方法的示意剖视图。
图21是例示出实施方式的其它半导体装置的示意剖视图。
图22是例示出实施方式的其它半导体装置的示意剖视图。
图23是例示出实施方式的其它半导体装置的示意剖视图。
图24是例示出实施方式的其它半导体装置的示意剖视图。
图25是例示出第4实施方式的半导体装置的示意剖视图。
图26是例示出第4实施方式的半导体装置的制造方法的示意剖视图。
图27是例示出第4实施方式的半导体装置的制造方法的示意剖视图。
图28是例示出第4实施方式的半导体装置的制造方法的示意剖视图。
图29是例示出第4实施方式的半导体装置的制造方法的示意剖视图。
图30是例示出第4实施方式的其它半导体装置的示意剖视图。
图31是例示出第4实施方式的其它半导体装置的制造方法的示意剖视图。
图32是例示出第4实施方式的其它半导体装置的制造方法的示意剖视图。
图33是例示出第4实施方式的其它半导体装置的制造方法的示意剖视图。
图34是例示出第4实施方式的其它半导体装置的制造方法的示意剖视图。
图35是例示出第5实施方式的半导体装置的示意剖视图。
图36是例示出第5实施方式的其它半导体装置的制造方法的示意剖视图。
图37是例示出第5实施方式的其它半导体装置的制造方法的示意剖视图。
图38是例示出第5实施方式的其它半导体装置的制造方法的示意剖视图。
图39是例示出第5实施方式的其它半导体装置的制造方法的示意剖视图。
图40是例示出第5实施方式的其它半导体装置的示意剖视图。
(符号说明)
10…第1层；10B…缓冲层；10D…凹部；10P…凸部；10Pf…凸部膜；10a…第1面；10b…第2面；10c…第3面；10d…第4面；10f…第1膜；10fu…上表面；11…第1半导体区域；11p…一部分；11q…一部分；12…第2半导体区域；12p…一部分；12q…一部分；13…第3半导体区域；13p…一部分；13q…一部分；15…层叠膜；15a～15d…第1～第4半导体膜；15cp…一部分；16…层叠膜；16L…第1低Al浓度膜；16Lf…膜；16M…第2低Al浓度膜；16a、16b…第1、第2半导体膜；16ap…部分；16aq…部分；20…第2层；20F…第2部分层；20P…低Al浓度部分膜；20a…第2层面；20p…一部分；22…二维电子气体；30…第3层；30a…第3层面；40…绝缘层；40a…第1绝缘层面；40b…第2绝缘层面；51～53…第1～第3电极；53a…第3电极面；60s…基板；61…硬掩模；62…掩模层；62t…倾斜面；110、110a、111、111a、112、112a、113、113a、120、121、130、1301…半导体装置；D1～D3…第1～第3方向；PL1…第1平面；PL3…第3平面；d1、d2…第1、第2距离；p1～p6…第1～第6部分区域；t1～t3…第1～第3厚度。
具体实施方式
以下，参照附图，说明本发明的各实施方式。
此外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等不一定限于与现实相同。另外，即使在表示相同的部分的情况下，根据附图，也有时将相互的尺寸、比率不同地示出。
此外，在本申请说明书和各图中，对与关于出现过的图叙述过的要素相同的要素附加同一符号，适当省略详细说明。
(第1实施方式)
图1是例示出第1实施方式的半导体装置的示意剖视图。
如图1所示，第1实施方式的半导体装置110包括第1电极51、第2电极52、第3电极53、第1层10、第2层20、第3层30以及绝缘层40。
在该例子中，设置有基板60s(例如，硅基板)。将第1层10设置于基板60s之上。将第2层20设置于第1层10之上。将第3层30设置于第2层20之上。第1层10、第2层20以及第3层30包括氮化物半导体。
例如，也可以将缓冲层10B(例如，AlGaN层)设置于基板60s之上。将第1层10设置于缓冲层10B之上。或者缓冲层10B也可以做成第1层10的一部分。
第1方向D1上的第3电极53的位置处于第1方向D1上的第1电极51的位置与第1方向D1上的第2电极52的位置之间。
将第1方向D1设为X轴方向。将与X轴方向垂直的方向设为Z轴方向。将与X轴方向以及Z轴方向垂直的方向设为Y轴方向。
第1层10包括Alx1Ga1－x1N(0＜x1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方。
第1层10例如包括AlGaN。在该情况下的Al的组成比例如是5atm％(原子百分比)以上且40atm％以下。第1层10例如包括Al0.2Ga0.8N。
或者，第1层10包括p型的GaN。第1层10例如包括包含Mg、Zn以及C中的至少某一方的GaN。
第1层10在Y轴方向上远离这些电极。第1层10包括第1面10a、第2面10b以及第3面10c。这些面分别对应于例如第1层10的上表面的3个部分。
第1面10a在第2方向D2上远离第1电极51。第2方向D2与第1方向D1交叉。在该例子中，第2方向D2是Z轴方向。第1面10a例如沿着X－Y平面。
第2面10b在第2方向D2上远离第2电极52。第2面10b沿着包括第1面10a的第1平面PL1。第1平面PL1例如沿着X－Y平面。
第3面10c在第2方向D2上远离第3电极53。第3面10c相对于第1平面PL1(例如X－Y平面)倾斜。
第2层20包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)。第2层20例如包括GaN。
第2层20包括第1部分区域p1、第2部分区域p2以及第3部分区域p3。
第1部分区域p1在第2方向D2(例如Z轴方向)上，设置于第1电极51与第1面10a之间。第2部分区域p2在第2方向D2上，设置于第2电极52与第2面10b之间。第3部分区域p3在第2方向D2上，设置于第3电极53与第3面10c之间。这些部分区域例如相互连续。
第3层30包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)。第3层30例如包括AlGaN。第3层30中的Al的组成比例如是5atm％(原子百分比)以上且40atm％以下。第3层30例如包括Al0.2Ga0.8N。
第3层30包括第4部分区域p4、第5部分区域p5以及第6部分区域p6。
第5部分区域p5在第2方向D2(例如Z轴方向)上，设置于第1电极51与第1部分区域p1之间。第5部分区域p5在第2方向D2上，设置于第2电极52与第2部分区域p2之间。第6部分区域p6在第2方向D2上，设置于第3电极53与第3部分区域p3之间。
第4部分区域p4与第1电极51电连接。第5部分区域p5与第2电极52电连接。
绝缘层40在第2方向D2(例如Z轴方向)上，设置于第3电极53与第6部分区域p6之间。
例如第1电极51是半导体装置110的源极电极以及漏极电极中的一方。第2电极52是源极电极以及漏极电极中的另一方。第3电极53是半导体装置110的栅极电极。绝缘层40例如是栅极绝缘膜。
例如在第2层20与第3层30之间，晶格常数不同。此时，在纤维锌矿型晶体构造的c轴方向上发生自发极化以及压电极化。通过自发极化以及压电极化，在第2层20(例如GaN)与第3层30(例如AlGaN)之间的界面的附近产生二维电子气体22(2DEG)。二维电子气体22是高迁移率的沟道。半导体装置110例如是高电子迁移率晶体管(HEMT)。
在半导体装置110中，设置有第1层10。第1层10包括AlGaN或者p型的GaN。第1层10例如作为背壁垒层发挥功能。
在半导体装置110中，该第1层10的一部分(第3面10c)倾斜。由此，在该第3面10c与第3电极53之间的区域中，极化减弱。由此，阈值变高。根据实施方式，能够得到高阈值。
另一方面，在第1电极51的附近以及第2电极52的附近，强的极化发挥作用。由此，电阻变低。得到高阈值并且低的导通电阻。
例如第1平面PL1(包括第1面10a的平面)沿着第1层10的c面。例如第1面10a以及第2面10b沿着c面。另一方面，第3面10c相对于c面倾斜。
例如第1平面PL1与第1层10的c面之间的角度的绝对值小于第3面10c与c面之间的角度的绝对值。例如第1面10a与c面之间的角度的绝对值小于第3面10c与c面之间的角度的绝对值。第2面10b与c面之间的角度的绝对值小于第3面10c与c面之间的角度的绝对值。
例如第1面10a与第1层10的c面之间的角度的绝对值低于5度。第2面10b与第1层10的c面之间的角度的绝对值低于5度。另一方面，第3面10c与第1层10的c面之间的角度的绝对值为5度以上且85度以下。
例如第2层20的第3部分区域p3(GaN沟道层)也相对于c面倾斜。第3层30的第6部分区域p6(AlGaN壁垒层)也相对于c面倾斜。在倾斜的GaN沟道层与倾斜的AlGaN壁垒层之间，极化减弱。由此，阈值上升。然后，如上所述，通过包括倾斜的第3面10c的背壁垒层(第1层10)，阈值进一步变高。
在第1电极51与第3电极53之间的区域以及第2电极52与第3电极53之间的区域中，GaN沟道层是水平的，载流子密度变高。由此，电阻变低。得到良好的特性的常截止特性(高阈值)以及低的导通电阻。
例如第3电极53包括第3电极面53a(例如下表面)。第3电极面53a与绝缘层40对置。第3电极面53a沿着包括第3面10c的第3平面PL3。这样，第3电极53的第3电极面53a(例如下表面)也倾斜。
绝缘层40包括第1绝缘层面40a(例如下表面)。第1绝缘层面40a与第3面10c对置。第1绝缘层面40a沿着包括第3面10c的第3平面PL3。这样，绝缘层40的第1绝缘层面40a(例如下表面)也倾斜。
绝缘层40包括第2绝缘层面40b(例如上表面)。第2绝缘层面40b与第3电极53对置。第2绝缘层面40b沿着第3平面PL3。这样，绝缘层40的第2绝缘层面40b(例如上表面)也倾斜。
第3层30包括第3层面30a(例如下表面)。第3层面30a与第3面10c对置。第3层面30a沿着包括第3面10c的第3平面PL3。这样，第3层30的第3层面30a(例如下表面)也倾斜。
第2层20包括第2层面20a(例如下表面)。第2层面20a与第3面10c对置。第2层面20a沿着包括第3面10c的第3平面PL3。
如图1所示，在该例子中，倾斜的部分的第2层20的厚度比其它部分的厚度薄。例如将第3部分区域p3的厚度设为第3厚度t3。第3厚度t3是沿着第3方向D3的长度(厚度)。第3方向D3与第3面10c垂直。另一方面，将第2部分区域p2的厚度设为第2厚度t2。第2厚度t2是沿着第2方向D2(Z轴方向)的长度(厚度)。第3厚度t3比第2厚度t2薄。将第1部分区域p1的厚度设为第1厚度t1。第1厚度t1是沿着第1方向D1(Z轴方向)的长度(厚度)。第3厚度t3比第1厚度t1薄。
这些厚度是与流过载流子的方向垂直的方向上的宽度(长度)。如果这些厚度薄，则载流子密度降低。
在实施方式中，第3厚度t3比第1厚度t1薄、并且比第2厚度t2薄。由此，阈值进一步变高。
如已经说明的那样，在实施方式中，包括第1面10a的第1平面PL1与第3面10c之间的角度的绝对值例如是5度以上且85度以下。例如c面与第3面10c之间的角度的绝对值例如是5度以上且85度以下。
通过这样的倾斜的第3面10c，能够使形成于第3面10c之上的第2层20的厚度(第3厚度t3)比其它部分的厚度(例如第1厚度t1或者第2厚度t2)薄。
在实施方式中，第1厚度t1以及第2厚度t2分别是例如100nm以上且500nm以下。第3厚度t3是例如30nm以上且200nm以下。
在上述角度的绝对值是5度以上且85度以下时，例如极化能够降低，并且，能够使倾斜的部分局部变薄。
倾斜的角度例如能够通过蚀刻条件等来控制。在图1所示的例子中，例如将第3电极53的沿着倾斜面的宽度设为500nm。例如在倾斜的角度是30度时，第1面10a与第2面10b之间的高度之差是250nm。例如在倾斜的角度是60度时，第1面10a与第2面10b之间的高度之差是432nm。
在实施方式中，例如第6部分区域p6的厚度(与第3面10c垂直的方向的长度(厚度))比第5部分区域p5的厚度(沿着第2方向D2(Z轴方向)的长度(厚度))薄。例如第6部分区域p6的厚度比第4部分区域p4的厚度(沿着第2方向D2(Z轴方向)的长度(厚度)薄。
在实施方式中，第1层10的包括第1面10a的部分以及第1层10的包括第2面10b的部分的厚度(沿着Z轴方向的厚度)例如是500nm以上且5000nm以下。
在实施方式中，在第2层20中，第1厚度t1例如是100nm以上且500nm以下。在第3层30中，第4部分区域p4的沿着厚度(第2方向D2(Z轴方向))的长度例如是10nm以上且100nm以下。
例如第6部分区域p6的厚度(沿着第3方向D3的长度)比第4部分区域p4的厚度(沿着第2方向D2的长度)薄、并且比第5部分区域p5的厚度(沿着第2方向D2的长度)薄。
第1电极51以及第2电极52例如欧姆接触到第3层30。这些电极例如包括Au/Ni/Al/Ti等的层叠膜。Ti与第3层30相接。
第3电极53例如包括TiN。第3电极53例如也可以包括功函数高的金属。第3电极53也可以包括包含功函数高的金属的层叠膜。
绝缘层40例如包括氧化硅、氧化铝、氧氮化硅、氧氮化铝以及氮化硅中的至少某一方。绝缘层40也可以包括包含这些材料的多个膜。
在图1所示的例子中，第1电极51与第3电极53之间的沿着第1方向D1(例如X轴方向)的第1距离d1比第2电极52与第3电极53之间的沿着第1方向D1的第2距离d2短。在1个例子中，第1距离d1是约2μm，第2距离d2是约15μm。通过这样的长度的关系，例如能够使第1距离d1侧的电阻变低，对第2距离d2侧施加高电场，更优选。在实施方式中，这些距离的关系也可以相反。
下面，说明半导体装置110的制造方法的例子。
图2～图5是例示出第1实施方式的半导体装置的制造方法的示意剖视图。
如图2所示，将第1膜10f形成于基板60s(例如硅基板)之上。第1膜10f包括Alx1Ga1－x1N(0＜x1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方。
将掩模层62形成于第1膜10f的一部分之上。掩模层62例如包括抗蚀剂膜以及硬掩模膜中的至少某一方。掩模层62具有倾斜面62t。倾斜面62t相对于第1膜10f的上表面10fu倾斜。上表面10fu例如沿着X－Y平面。
如图3所示，将掩模层62用作掩模，去除第1膜10f的一部分。由此，得到第1层10。第1层10包括Alx1Ga1－x1N(0＜x1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方。
第1层10包括第1面10a、第2面10b以及第3面10c。这些面例如是上表面。第2面10b沿着包括第1面10a的第1平面PL1(例如X－Y平面)。第3面10c相对于第1面10a倾斜。沿着第1面10a的第1方向D1上的第3面10c的位置处于第1方向D1上的第1面10a的位置与第1方向D1上的第2面10b的位置之间。第1方向D1例如是X轴方向。
第3面10c与第1面10a之间的角度是5度以上且85度以下。该角度例如也可以是20度以上且60度以下。
第1面10a的Z轴方向上的位置与第2面10b的Z轴方向上的位置的Z轴方向上的差例如是0.5μm以上且2μm以下。
如图4所示，在第1层10之上形成包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)的第2层20。
进一步地，在第2层20之上形成包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)的第3层30。
如图5所示，将绝缘层40形成于第3层30的一部分之上。第3层30的该一部分在与第1面10a交叉的第2方向D2(Z轴方向)上，与第3面10c重叠。
进一步地，形成第1电极51、第2电极52以及第3电极53。第1电极51在第2方向D2(Z轴方向)上，与第1面10a重叠。第1电极51与第3层30的另一部分电连接。第2电极52在第2方向D2上，与第2面10b重叠。第2电极52与第3层30的又一部分电连接。第3电极位于绝缘层40之上。
通过这样，形成半导体装置110。
第1电极51、第2电极52以及第3电极53的形成的顺序是任意的。这些电极中的至少2个也可以同时形成。
在形成这些电极之后，也可以进一步地形成布线。布线与上述电极中的至少1个电连接。布线也可以具有包括层间绝缘膜的多层构造。布线的一部分也可以具有场板构造。例如缓和半导体装置的一部分的局部的电场集中。例如也可以设置对应于倾斜面的栅极部或者台阶部的场板构造。
在关于上述图2而说明的工序中，第1膜10f也可以形成于设置于基板60s之上的缓冲层10B(参照图1)之上。缓冲层10B包括AlN或者AlGaN等。缓冲层10B是高耐压的缓冲层。
在第1膜10f(以及缓冲层10B)、第2层20以及第3层30的形成中，例如使用MOCVD装置。
第1膜10f(或者缓冲层10B)例如也可以包括包含AlN/AlGaN的超晶格层以及包括AlN/GaN的超晶格层中的至少某一方。缓冲层10B也可以包括碳。由此，耐压提高。缓冲层10B中的碳的浓度例如是10×1018cm－3以上。第1膜10f(或者缓冲层10B)的厚度例如是1μm以上。
图2所例示的掩模层62例如也可以包括SiO2或者SiN等。
在图3所示的工序中，进行将掩模层62用作掩模的蚀刻。在蚀刻中，例如也可以实施利用包括Cl2以及BCl3中的至少某一方的气体的RIE。在蚀刻中，例如也可以进行使用KOH、TMAH以及磷酸中的至少某一方的湿法蚀刻。根据掩模层62的材质、掩模层62的端部的形状以及蚀刻条件等，能够控制第1层10的倾斜面(第3面10c)的角度。
在实施方式中，第3面10c的倾斜也可以不通过蚀刻而通过再生长来形成。例如在第1膜10f之上设置具有规定的形状的选择生长掩模层(也可以是掩模层62)。在被选择生长掩模层覆盖的部分，氮化物半导体膜不生长。在未被选择生长掩模层覆盖的部分，氮化物半导体膜生长。在该情况下，根据包括生长温度以及气体比中的至少某一方的再生长条件，能够控制倾斜面的角度。
通过再生长，例如形成(10－12)面、(11－22)面或者(202－1)面等多面体面的晶体面。这些多面体面相对于X－Y平面(例如c面)倾斜。
这样，在倾斜面(第3面10c)的形成中，也可以应用利用蚀刻的形成以及利用多面体面的再生长中的至少某一方。
在利用蚀刻的倾斜面的形成中，工序简单。在利用蚀刻的倾斜面的形成中，例如有可能产生由蚀刻导致的对晶体的损伤或者杂质的导入等。
在利用多面体面的再生长中，抑制损伤或者杂质的导入。在利用多面体面的再生长中，工序复杂。在利用多面体面的再生长中，通过条件的合理化，高精度地控制倾斜面的角度。
在关于图4说明的第2层20的形成以及第3层30的形成中，与倾斜面(第3面10c)重叠的区域(第3部分区域p3以及第6部分区域p6：参照图1)的厚度比其它部分容易变薄。例如设为每单位面积的原料供给速度设为相同。此时，倾斜面的表面积比水平面的表面积宽。因此，在倾斜面，层叠方向(生长方向)的生长速度变慢。另一方面，在作为水平面的c面上，与从c面倾斜的倾斜面相比，生长速度较快。在生长速度中，产生晶体面方位依赖性。由此，倾斜面上的生长速度容易比水平面上的生长速度慢。
在形成绝缘层40之后，也可以在氮中或者氧中进行热处理(例如退火)。绝缘层40中的杂质的浓度降低。例如进行改性等。
图6是例示出第1实施方式的其它半导体装置的示意剖视图。
如图6所示，在第1实施方式的其它半导体装置111中，第2厚度t2比第1厚度t1厚。半导体装置111中的除此以外的结构与半导体装置110的结构相同。在半导体装置111中，也得到高阈值。
图7～图10是例示出第1实施方式的其它半导体装置的制造方法的示意剖视图。
如图7所示，将低Al浓度部分膜20P形成于设置于基板60s之上的第1膜10f之上。第1膜10f包括Alx1Ga1－x1N(0＜x1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方。低Al浓度部分膜20P、例如包括AlαGa1－αN(0＜α＜1、α＜x1)。例如第1膜10f是AlGaN膜，低Al浓度部分膜20P是GaN膜。
将掩模层62形成于低Al浓度部分膜20P的一部分之上。掩模层62具有倾斜面62t。倾斜面62t相对于第1膜10f的上表面10fu倾斜。
如图8所示，将掩模层62用作掩模，去除低Al浓度部分膜20P的一部分以及第1膜10f的一部分。由此，得到第1层10。第1层10包括第1面10a、第2面10b以及第3面10c。第3面10c相对于X－Y平面倾斜。此时，也将倾斜面形成于低Al浓度部分膜20P。
如图9所示，在第1层10之上以及形成有倾斜面的低Al浓度部分膜20P之上形成包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)的膜。低Al浓度部分膜20P以及该膜是第2层20。在第2面10b之上，第2层20局部地变厚。
进一步地，在第2层20之上形成包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)的第3层30。
如图10所示，形成绝缘层40、第1电极51、第2电极52以及第3电极53，形成半导体装置111。
(第2实施方式)
图11是例示出第2实施方式的半导体装置的示意剖视图。
如图11所示，第2实施方式的半导体装置112也包括第1电极51、第2电极52、第3电极53、第1层10、第2层20、第3层30以及绝缘层40。在半导体装置112中，第1层10包括第1半导体区域11、第2半导体区域12以及第3半导体区域13。半导体装置112中的除此以外的结构与半导体装置110相同。
在第1层10中，第1半导体区域11包括Aly1Ga1－y1N(0＜y1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方。第2半导体区域12包括Aly2Ga1－y2N(0＜y2＜1)以及p型的Alz2Ga1－ z2N(0≤z2＜1)中的某一个。第3半导体区域13包括Aly3Ga1－y3N(0≤y3＜1、y3＜y1、y3＜y2)。
例如第1半导体区域11以及第2半导体区域12是AlGaN。例如第3半导体区域13是GaN。第1半导体区域11以及第2半导体区域12例如作为背壁垒层发挥功能。
第3半导体区域13的一部分位于第1半导体区域11的一部分与第2半导体区域12之间。
例如第2方向D2与第1方向D1(例如X轴方向)交叉。第2方向D2是Z轴方向。
例如第2半导体区域12的至少一部分在第2方向D2(例如Z轴方向)上，位于第2电极52与第1半导体区域11的一部分11p之间。
第3半导体区域13的一部分13p在第2方向D2上，位于第1半导体区域11的该一部分11p与第2半导体区域12的上述至少一部分之间。
第3半导体区域13的另一部分13q在第2方向D2上，位于第3电极53与第1半导体区域11的另一部分11q之间。
第1半导体区域11包括第1面10a。第1面10a在第2方向D2上远离第1电极51。第2半导体区域12包括第2面10b。第2面10b在第2方向D2上远离第2电极52。第2面10b沿着包括第1面10a的第1平面PL1(例如X－Y平面)。第3半导体区域13包括第3面10c。第3面10c在第2方向D2上远离第3电极53。第3面10c相对于第1平面PL1倾斜。
第2层20包括已经说明的第1部分区域p1、第2部分区域p2以及第3部分区域p3。第2层20包括Alx2Ga1－x2N(0≤x2＜1、x2＜y1、x2＜y2)。
第3层30包括已经说明的第4部分区域p4、第5部分区域p5以及第6部分区域p6。第3层30包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3、y3＜x3)。
在该例子中，绝缘层40也在第2方向D2上，设置于第3电极53与第6部分区域p6之间。
在半导体装置112中，也在第3面10c与第3电极53之间的区域中，极化减弱。由此，得到高阈值。
在第1电极51的附近以及第2电极52的附近，强的极化发挥作用。由此，电阻变低。得到高阈值并且低的导通电阻。得到良好的特性的常截止特性(高阈值)以及低的导通电阻。
在半导体装置112中，例如第3厚度t3也比第1厚度t1薄。第3厚度t3比第2厚度t2薄。阈值进一步变高。
在半导体装置112中，也可以应用关于半导体装置110或者半导体装置111而说明的各种结构。
下面，说明半导体装置112的制造方法的例子。
图12～图15是例示出第2实施方式的其它半导体装置的制造方法的示意剖视图。
如图12所示，将层叠膜15形成于基板60s(例如硅基板)之上。层叠膜15包括第1半导体膜15a、第2半导体膜15b、第3半导体膜15c以及第4半导体膜15d。
第1半导体膜15a包括Aly1Ga1－y1N(0＜y1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方。第2半导体膜15b包括Aly2Ga1－y2N(0＜y2＜1)以及p型的Alz2Ga1－z2N(0≤z2＜1)中的某一方。第3半导体膜15c包括Aly3Ga1－y3N(0≤y3＜1、y3＜y1、y3＜y2)。第4半导体膜15d包括Aly4Ga1－y4N(0≤y4＜1、y4＜y1、y4＜y2)。
第1半导体膜15a以及第2半导体膜15b例如是AlGaN。或者第1半导体膜15a以及第2半导体膜15b例如也可以是p型的GaN。第3半导体膜15c以及第4半导体膜15d例如是GaN。
例如在基板60s之上存在第1半导体膜15a。在第1半导体膜15a之上存在第3半导体膜15c。在第3半导体膜15c之上存在第2半导体膜15b。在第2半导体膜15b之上存在第4半导体膜15d。将掩模层62设置于这样的层叠膜15的一部分之上。掩模层62具有倾斜面62t。倾斜面62t相对于X－Y平面倾斜。
通过进行使用掩模层62的蚀刻，从而去除第4半导体膜15d的一部分以及第2半导体膜15b的一部分。
由此，如图13所示，第3半导体膜15c的一部分15cp露出。由此，形成以下的构造。第1半导体膜15a包括第1面10a。第2半导体膜15b的残留的部分包括第2面10b以及第3面10c。沿着第1面10a的第1方向D1上的第3面10c的位置处于第1方向D1上的第1面10a的位置与第1方向D1上的第2面10b的位置之间。在与第1方向D1交叉的第2方向D2上，第1面10a与第3半导体膜15c的上述一部分15cp重叠。第2面10b沿着包括第1面10a的第1平面PL1。第3面10c相对于第1平面PL1倾斜。第3面10c相对于第1面10a倾斜，并且相对于第2面10b倾斜。
将第2部分层20F形成于第1面10a、第3面10c以及第4半导体膜15d的残留的部分之上。第2部分层20F包括Alx2Ga1－x2N(0≤x2＜1、x2＜y1、x2＜y2)。第2部分层20F例如是GaN层。第2部分层20F和第4半导体膜15d的残留的部分是第2层20。
进一步地，将第3层30形成于第2部分层20F之上。第3层30包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)。
如图15所示，将绝缘层40形成于第3层30的一部分之上。第3层30的该一部分在第2方向D2(Z轴方向)上，与第3面10c重叠。形成第1电极51、第2电极52以及第3电极53。
由此，形成半导体装置112。
第1半导体膜15a的至少一部分是第1半导体区域11(参照图11)。第2半导体膜15b的残留的部分的至少一部分是第2半导体区域12(参照图11)。第3半导体膜15c的至少一部分是第3半导体区域13(参照图11)。第4半导体膜15d的残留的部分是第2层20的一部分。
(第3实施方式)
图16是例示出第3实施方式的半导体装置的示意剖视图。
如图16所示，第3实施方式的半导体装置113也包括第1电极51、第2电极52、第3电极53、第1层10、第2层20、第3层30以及绝缘层40。在半导体装置113中，第1层10包括第1半导体区域11以及第2半导体区域12。半导体装置113中的除此以外的结构与半导体装置110相同。
在第1层10中，第1半导体区域11包括Aly1Ga1－y1N(0＜y1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方。第2半导体区域12包括Aly2Ga1－y2N(0＜y2＜1)以及p型的Alz2Ga1－ z2N(0≤z2＜1)中的某一方。第1半导体区域11以及第2半导体区域12例如包括AlGaN。或者第1半导体区域11以及第2半导体区域12也可以包括p型的GaN。
第2半导体区域12的一部分在第2方向D2上，位于第2电极52与第1半导体区域11的一部分11p之间。第2方向D2与第1方向D1(X轴方向)交叉。第2方向D2例如是Z轴方向。
第2半导体区域12的另一部分12q在第2方向D2上，位于第3电极53与第1半导体区域11的另一部分11q之间。
第1半导体区域11包括第1面10a。第1面10a在第2方向D2上远离第1电极51。
第2半导体区域12的上述一部分12p包括第2面10b。第2面10b在第2方向D2上远离第2电极52。第2面10b沿着包括第1面10a的第1平面PL1(例如X－Y平面)。
第2半导体区域12的上述另一部分12q包括第3面10c。第3面10c在第2方向D2上远离第3电极53。第3面10c相对于第1平面PL1倾斜。第3面10c相对于第1面10a以及第2面10b倾斜。
第2层20包括Alx2Ga1－x2N(0≤x2＜1、x2＜y1、x2＜y2)。第2层20例如是GaN层。第2层20包括已经说明的第1部分区域p1、第2部分区域p2以及第3部分区域p3。
第3层30包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)。第3层30例如是AlGaN层。第3层30包括已经说明的第4部分区域p4、第5部分区域p5以及第6部分区域p6。
在该例子中，绝缘层40也在第2方向D2上，设置于第3电极53与第6部分区域p6之间。
在半导体装置113中，也在第3面10c与第3电极53之间的区域中，极化减弱。由此，得到高阈值。
在第1电极51的附近以及第2电极52的附近，强的极化发挥作用。由此，电阻变低。得到高阈值并且低的导通电阻。得到良好的特性的常截止特性(高阈值)以及低的导通电阻。
在半导体装置113中，例如第3厚度t3也比第1厚度t1薄。第3厚度t3比第2厚度t2薄。阈值进一步变高。
如图16所示，在该例子中，第2层20的一部分20p在第2方向D2上，与第3电极53重叠。第3面10c在第2方向D2上，位于第3电极53与第2层20的该一部分20p之间。在这样的结构中，也得到高阈值。
第2层20的一部分20p的表面相对于X－Y平面倾斜。该倾斜方向与第3面10c的倾斜方向相反。
在半导体装置113中，也可以应用关于半导体装置110、半导体装置111或者半导体装置112而说明的各种结构。
下面，说明半导体装置113的制造方法的例子。
图17～图20是例示出第3实施方式的其它半导体装置的制造方法的示意剖视图。
如图17所示，将层叠膜16形成于基板60s(例如硅基板)之上。层叠膜16包括第1半导体膜16a和第1低Al浓度膜16L。将第1半导体膜16a形成于基板60s之上，并将第1低Al浓度膜16L形成于其上。将硬掩模61形成于第1低Al浓度膜16L的一部分之上，并将掩模层62(例如抗蚀剂掩模)形成于其上。使用掩模层62来对硬掩模61进行加工，进一步地，去除第1低Al浓度膜16L的一部分。由此，形成层叠膜16。
在层叠膜16中，第1半导体膜16a包括Aly1Ga1－y1N(0＜y1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方。第1半导体膜16a例如是AlGaN层或者p型GaN层。
第1半导体膜16a包括第1部分16ap以及第2部分16aq。从第1部分16ap向第2部分16aq的方向沿着第1方向D1(例如X轴方向)。
在层叠膜16中，第1低Al浓度膜16L包括Aly5Ga1－y5N(0≤y5＜1、y5＜y1)。第1低Al浓度膜16L例如是GaN层。第1低Al浓度膜16L设置于第1部分16ap的第1面10a之上。第1面10a沿着X－Y平面。
如图18所示，将第2半导体膜16b形成于层叠膜16的第2部分16aq之上。第2半导体膜16b包括Aly2Ga1－y2N(0＜y2＜1、y5＜y2)以及p型的Alz2Ga1－z2N(0≤z2＜1)中的某一方。第2半导体膜16b例如是AlGaN层或者p型GaN层。
第2半导体膜16b包括第2面10b以及第3面10c。第2面10b沿着包括第1面10a的第1平面PL1(例如X－Y平面)。第3面10c相对于第1平面PL1倾斜。第3面10c相对于第1面10a倾斜，并且相对于第2面10b倾斜。
沿着第1面10a的第1方向D1(例如X轴方向)上的第3面10c的位置处于第1方向D1上的第1面10a的位置与第1方向D1上的第2面10b的位置之间。
进一步地，将第2低Al浓度膜16M形成于第2面10b之上。第2低Al浓度膜16M包括Aly3Ga1－y3N(0≤y3＜1、y3＜y1、y3＜y2)。第2低Al浓度膜16M例如是GaN层。
如图19所示，将第2部分层20F形成于第1低Al浓度膜16L、第3面10c以及第2低Al浓度膜16M之上。第2部分层20F包括Alx2Ga1－x2N(0≤x2＜1、x2＜y1、x2＜y2)。第2部分层20F例如是GaN层。第2部分层20F、第1低Al浓度膜16L的至少一部分以及第2低Al浓度膜16M的至少一部分是第2层20。
进一步地，在第2部分层20F之上形成包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)的第3层30。
如图20所示，将绝缘层40形成于第3层30的一部分之上。第3层30的该一部分在第2方向D2(Z轴方向)上，与第3面10c重叠。形成第1电极51、第2电极52以及第3电极53。
由此，形成半导体装置113。
第1半导体膜16a的至少一部分是第1半导体区域11(参照图11)。第2半导体膜16b的至少一部分是第2半导体区域12(参照图12)。
图21～图24是例示出实施方式的其它半导体装置的示意剖视图。
如图21～图24所示，在半导体装置110a～113a中，第1电极51与第3电极53之间的沿着第1方向D1的第1距离d1比第2电极52与第3电极53之间的沿着第1方向D1的第2距离d2长。半导体装置110a～113a中的除此以外的结构与半导体装置110～113相同。在半导体装置110a～113a中，也能够得到高阈值。
在半导体装置110～113中，第1电极51在第1方向D1(X轴方向)上，与第3层30的至少一部分重叠。在实施方式中，也可以将第1电极51与第2电极52调换。在该情况下，第2电极52在第1方向D1上，与第3层30的至少一部分重叠。
在半导体装置110～113以及110a～113a中，在将基板60s设为标准时，第1电极51的下表面的位置与第2电极52的下表面的位置不同。例如基板60s与第1面10a之间的沿着第2方向D2(Z轴方向)的距离不同于基板60s与第2面10b之间的沿着第2方向D2(Z轴方向)的距离。例如第2方向D2上的第3面10c的位置处于第2方向D2上的第1面10a的位置与第2方向D2上的第2面10b的位置之间。
例如在这样的构造的形成中，比较容易得到高的精度。容易得到稳定的特性。
(第4实施方式)
图25是例示出第4实施方式的半导体装置的示意剖视图。
如图25所示，第4实施方式的半导体装置120也包括第1电极51、第2电极52、第3电极53、第1层10、第2层20、第3层30以及绝缘层40。在半导体装置120中，第1层10除了第1面10a、第2面10b以及第3面10c之外，还包括第4面10d。半导体装置120中的除此以外的结构与半导体装置110相同。
在该例子中，第1层10也包括Alx1Ga1－x1N(0＜x1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方。第2层20包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)。第3层30包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)。
第4面10d相对于第1面10a(或者第1平面PL1)倾斜。第4面10d与第3面10c交叉。例如第1方向D1(X轴方向)上的第4面10d的位置处于第1方向D1上的第1面10a的位置与第1方向D1上的第3面10c的位置之间。第4面10d与第1面10a连续，并且与第3面10c连续。第3面10c以及第4面10d是第1层10中的凹面。
第2层20的第3部分区域p3处于第3电极53与第3面10c之间以及第3电极53与第4面10d之间。在该情况下，第3层30的第6部分区域p6也处于第3电极53与第3部分区域p3之间。
第3部分区域p3在第1方向D1(X轴方向)上，处于第1层10中包括的2个部分之间。
在半导体装置120中，也在第3面10c与第3电极53之间的区域以及第4面10d与第3电极53之间，极化减弱。由此，得到高阈值。
例如在第3面10c与第4面10d的边界部分，第2层20以及第3层30大幅弯曲。阈值容易进一步变高。
在第1电极51的附近以及第2电极52的附近，强的极化发挥作用。由此，电阻变低。得到高阈值并且低的导通电阻。得到良好的特性的常截止特性(高阈值)以及低的导通电阻。
图26～图29是例示出第4实施方式的半导体装置的制造方法的示意剖视图。
如图26所示，在基板60s(例如硅基板)之上形成作为第1层10的第1膜10f，将掩模层62形成于其上。在掩模层62的开口部，去除第1膜10f，形成凹部10D。凹部10D具有倾斜面。由此，得到第1层10。
如图27所示，第1层10包括第1面10a、第2面10b、第3面10c以及第4面10d。
如图28所示，形成第2层20以及第3层30。
如图29所示，形成绝缘层40、第1电极51、第2电极52以及第3电极53。由此，得到半导体装置120。
图30是例示出第4实施方式的其它半导体装置的示意剖视图。
如图30所示，第4实施方式的其它半导体装置121也包括第1电极51、第2电极52、第3电极53、第1层10、第2层20、第3层30以及绝缘层40。在半导体装置121中，第1层10包括第1面10a、第2面10b、第3面10c以及第4面10d。在半导体装置121中，第2层20包括第1低Al浓度膜16L以及第2低Al浓度膜16M。半导体装置121中的除此以外的结构与半导体装置120相同。
在该例子中，第1层10也包括Alx1Ga1－x1N(0＜x1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方。第2层20包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)。第3层30包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)。
第1低Al浓度膜16L例如包括Alx21Ga1－x21N(0≤x21＜1、x21＜x1)。第2低Al浓度膜16M包括Alx22Ga1－x22N(0≤x22＜1、x22＜x1)。在第3层30中，组成比x3高于组成比x21，并且高于组成比x22。
在第2层20中，第1部分区域p1包括第1低Al浓度膜16L的一部分以及第2低Al浓度膜16M的一部分。第2部分区域p2包括第1低Al浓度膜16L的另一部分以及第2低Al浓度膜16M的另一部分。第3部分区域p3包括第2低Al浓度膜16M的再另一部分。
在半导体装置121中，极化也减弱，得到高阈值。得到良好的特性的常截止特性(高阈值)以及低的导通电阻。
图31～图34是例示出第4实施方式的其它半导体装置的制造方法的示意剖视图。
如图31所示，在基板60s(例如硅基板)之上形成作为第1层10的第1膜10f，在其上形成作为第1低Al浓度膜16L的膜16Lf，在其上形成掩模层62。在掩模层62的开口部，去除膜16Lf的一部分以及第1膜10f，形成凹部10D。凹部10D具有倾斜面。由此，得到第1层10以及第1低Al浓度膜16L。
如图32所示，第1层10包括第1面10a、第2面10b、第3面10c以及第4面10d。第1低Al浓度膜16L的一部分残留于第1面10a之上。第1低Al浓度膜16L的另一部分残留于第2面10b之上。
如图33所示，形成第2低Al浓度膜16M以及第3层30。第1低Al浓度膜16L以及第2低Al浓度膜16M是第2层20。
如图34所示，形成绝缘层40、第1电极51、第2电极52以及第3电极53。由此，得到半导体装置121。
(第5实施方式)
图35是例示出第5实施方式的半导体装置的示意剖视图。
如图35所示，第5实施方式的半导体装置130也包括第1电极51、第2电极52、第3电极53、第1层10、第2层20、第3层30以及绝缘层40。在半导体装置130中，第1层10也包括第1面10a、第2面10b、第3面10c以及第4面10d。在半导体装置130中，第3面10c以及第4面10d是第1层10中的凸面。半导体装置130中的除此以外的结构与半导体装置130相同。
在半导体装置130中，也在第3面10c与第3电极53之间的区域以及第4面10d与第3电极53之间，极化减弱。由此，得到高阈值。
例如在第3面10c与第4面10d的边界部分，第2层20以及第3层30大幅弯曲。阈值容易进一步变高。
在第1电极51的附近以及第2电极52的附近，强的极化发挥作用。由此，电阻变低。得到高阈值并且低的导通电阻。得到良好的特性的常截止特性(高阈值)以及低的导通电阻。
在半导体装置130中，第1电极51在第1方向D1(X轴方向)上，与第3层30的至少一部分重叠。第2电极52也在第1方向D1上，与第3层30的至少一部分重叠。
图36～图39是例示出第5实施方式的其它半导体装置的制造方法的示意剖视图。
如图36所示，在基板60s(例如硅基板)之上形成作为第1层10的一部分的第1膜10f，在其上形成掩模层62。在掩模层62的开口部，使作为第1层10的一部分的凸部膜10Pf生长。凸部膜10Pf具有倾斜面。第1膜10f以及凸部膜10Pf是第1层10。
如图37所示，第1层10包括第1面10a、第2面10b、第3面10c以及第4面10d。
如图38所示，形成第2层20以及第3层30。
如图39所示，形成绝缘层40、第1电极51、第2电极52以及第3电极53。由此，得到半导体装置130。
图40是例示出第5实施方式的其它半导体装置的示意剖视图。
如图40所示，第4实施方式的其它半导体装置131也包括第1电极51、第2电极52、第3电极53、第1层10、第2层20、第3层30以及绝缘层40。在半导体装置131中，第1层10包括第1面10a、第2面10b、第3面10c以及第4面10d。在半导体装置131中，第2层20包括第1低Al浓度膜16L以及第2低Al浓度膜16M。半导体装置131中的除此以外的结构与半导体装置130相同。
在该例子中，第1层10也包括Alx1Ga1－x1N(0＜x1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方。第2层20包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)。第3层30包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)。
第1低Al浓度膜16L例如包括Alx21Ga1－x21N(0≤x21＜1、x21＜x1)。第2低Al浓度膜16M包括Alx22Ga1－x22N(0≤x22＜1、x22＜x1)。在第3层30中，组成比x3高于组成比x21，并且高于组成比x22。
在第2层20中，第1部分区域p1包括第1低Al浓度膜16L的一部分以及第2低Al浓度膜16M的一部分。第2部分区域p2包括第1低Al浓度膜16L的另一部分以及第2低Al浓度膜16M的另一部分。第3部分区域p3包括第2低Al浓度膜16M的再另一部分。
在该例子中，将第3面10c以及第4面10d设置于第1层10的凸部10P。在该例子中，在第2方向D2(Z轴方向)上，第3面10c位于第1低Al浓度膜16L的一部分与第3电极53之间。在第2方向D2上，第4面10d位于第1低Al浓度膜16L的另一部分与第3电极53之间。
在半导体装置131中，极化也减弱，得到高阈值。得到良好的特性的常截止特性(高阈值)以及低的导通电阻。
在半导体装置131中，第1电极51在第1方向D1(X轴方向)上，与第3层30的至少一部分重叠。第2电极52也在第1方向D1上，与第3层30的至少一部分重叠。
在半导体装置120、121、130以及131中，例如第3厚度t3也比第1厚度t1薄。第3厚度t3比第2厚度t2薄。阈值进一步变高。
实施方式也可以包括以下的技术方案(例如结构)。
(技术方案1)
一种半导体装置，具备：
第1电极；
第2电极；
第3电极，第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间；
第1层，包括在与所述第1方向交叉的第2方向上远离所述第1电极的第1面、在所述第2方向上远离所述第2电极并且沿着包括所述第1面的第1平面的第2面以及在所述第2方向上远离所述第3电极并且相对于所述第1平面倾斜的第3面，并包括Alx1Ga1－x1N(0＜x1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方；
第2层，包括在所述第2方向上设置于所述第1电极与所述第1面之间的第1部分区域、在所述第2方向上设置于所述第2电极与所述第2面之间的第2部分区域以及在所述第2方向上设置于所述第3电极与所述第3面之间的第3部分区域，并包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)；
第3层，包括在所述第2方向上设置于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上设置于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上设置于所述第3电极与所述第3部分区域之间的第6部分区域，并包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)，其中所述第4部分区域与所述第1电极电连接，所述第5部分区域与所述第2电极电连接；以及
绝缘层，在所述第2方向上设置于所述第3电极与所述第6部分区域之间。
(技术方案2)
一种半导体装置，具备：
第1电极；
第2电极；
第3电极，第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间；
第1层；
第2层；
第3层；以及
绝缘层，
所述第1层包括：
第1半导体区域，包括Aly1Ga1－y1N(0＜y1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方；
第2半导体区域，包括Aly2Ga1－y2N(0＜y2＜1)以及p型的Alz2Ga1－z2N(0≤z2＜1)中的某一方；以及
第3半导体区域，包括Aly3Ga1－y3N(0≤y3＜1、y3＜y1、y3＜y2)，
所述第2半导体区域的至少一部分在与所述第1方向交叉的第2方向上位于所述第2电极与所述第1半导体区域的一部分之间，
所述第3半导体区域的一部分在所述第2方向上位于所述第1半导体区域的所述一部分与所述第2半导体区域的所述至少一部分之间，
所述第3半导体区域的另一部分在所述第2方向上位于所述第3电极与所述第1半导体区域的另一部分之间，
所述第1半导体区域包括在所述第2方向上远离所述第1电极的第1面，
所述第2半导体区域包括在所述第2方向上远离所述第2电极并且沿着包括所述第1面的第1平面的第2面，
所述第3半导体区域包括在所述第2方向上远离所述第3电极并且相对于所述第1平面倾斜的第3面，
所述第2层包括在所述第2方向上设置于所述第1电极与所述第1面之间的第1部分区域、在所述第2方向上设置于所述第2电极与所述第2面之间的第2部分区域以及在所述第2方向上设置于所述第3电极与所述第3面之间的第3部分区域，并包括Alx2Ga1－x2N(0≤x2＜1、x2＜y1、x2＜y2)，
所述第3层包括在所述第2方向上设置于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上设置于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上设置于所述第3电极与所述第3部分区域之间的第6部分区域，包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3、y3＜x3)，其中所述第4部分区域与所述第1电极电连接，所述第5部分区域与所述第2电极电连接，
所述绝缘层在所述第2方向上设置于所述第3电极与所述第6部分区域之间。
(技术方案3)
一种半导体装置，具备：
第1电极；
第2电极；
第3电极，第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间；
第1层；
第2层；
第3层；以及
绝缘层，
所述第1层包括：
第1半导体区域，包括Aly1Ga1－y1N(0＜y1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方；以及
第2半导体区域，包括Aly2Ga1－y2N(0＜y2＜1)以及p型的Alz2Ga1－z2N(0≤z2＜1)中的某一方，
所述第2半导体区域的一部分在与所述第1方向交叉的第2方向上位于所述第2电极与所述第1半导体区域的一部分之间，
所述第2半导体区域的另一部分在所述第2方向上位于所述第3电极与所述第1半导体区域的另一部分之间，
所述第1半导体区域包括在所述第2方向上远离所述第1电极的第1面，
所述第2半导体区域的所述一部分包括在所述第2方向上远离所述第2电极并且沿着包括所述第1面的第1平面的第2面，
所述第2半导体区域的所述另一部分包括在所述第2方向上远离所述第3电极并且相对于所述第1平面倾斜的第3面，
所述第2层包括在所述第2方向上设置于所述第1电极与所述第1面之间的第1部分区域、在所述第2方向上设置于所述第2电极与所述第2面之间的第2部分区域以及在所述第2方向上设置于所述第3电极与所述第3面之间的第3部分区域，并包括Alx2Ga1－x2N(0≤x2＜1、x2＜y1、x2＜y2)，
所述第3层包括在所述第2方向上设置于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上设置于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上设置于所述第3电极与所述第3部分区域之间的第6部分区域，并包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)，其中所述第4部分区域与所述第1电极电连接，所述第5部分区域与所述第2电极电连接，
所述绝缘层在所述第2方向上设置于所述第3电极与所述第6部分区域之间。
(技术方案4)
根据技术方案1～3中的任一项所述的半导体装置，
所述第1面与所述第1层的c面之间的角度的绝对值小于所述第3面与所述c面之间的角度的绝对值。
(技术方案5)
根据技术方案1～3中的任一项所述的半导体装置，
所述第1面以及第2面沿着所述第1层的c面，
所述第3面相对于所述c面倾斜。
(技术方案6)
根据技术方案1～3中的任一项所述的半导体装置，
所述第1面与所述第1层的c面之间的角度的绝对值是5度以下，
所述第3面与所述第1层的c面之间的角度的绝对值为10度以上且80度以下。
(技术方案7)
根据技术方案1～6中的任一项所述的半导体装置，
所述第3电极包括与所述绝缘层对置的第3电极面，
所述第3电极面沿着包括所述第3面的第3平面。
(技术方案8)
根据技术方案1～6中的任一项所述的半导体装置，
所述绝缘层包括与所述第3面对置的第1绝缘层面，
所述第1绝缘层面沿着包括所述第3面的第3平面。
(技术方案9)
根据技术方案8所述的半导体装置，
所述绝缘层包括与所述第3电极对置的第2绝缘层面，
所述第2绝缘层面沿着所述第3平面。
(技术方案10)
根据技术方案1～6中的任一项所述的半导体装置，
所述第3层包括与所述第3面对置的第3层面，
所述第3层面沿着包括所述第3面的第3平面。
(技术方案11)
根据技术方案1～6中的任一项所述的半导体装置，
所述第2层包括与所述第3面对置的第2层面，
所述第2层面沿着包括所述第3面的第3平面。
(技术方案12)
根据技术方案1～11中的任一项所述的半导体装置，
沿着与所述第3面垂直的第3方向的所述第3部分区域的第3厚度比沿着所述第2方向的所述第2部分区域的第2厚度薄。
(技术方案13)
根据技术方案12所述的半导体装置，
所述第3厚度比沿着所述第2方向的所述第2部分区域的第2厚度薄。
(技术方案14)
根据技术方案1～13中的任一项所述的半导体装置，
所述第2方向上的所述第3面的位置处于所述第2方向上的所述第1面的位置与所述第2方向上的所述第2面的位置之间。
(技术方案15)
根据技术方案1～14中的任一项所述的半导体装置，
所述第1电极在所述第1方向上与所述第3层的至少一部分重叠。
(技术方案16)
根据技术方案1～15中的任一项所述的半导体装置，
所述第2电极在所述第1方向上与所述第3层的至少一部分重叠。
(技术方案17)
根据技术方案1～16中的任一项所述的半导体装置，
所述第3部分区域在所述第1方向上，处于在所述第1层中包括的2个部分之间。
(技术方案18)
一种半导体装置的制造方法，
形成包括Alx1Ga1－x1N(0＜x1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方的第1层，所述第1层包括第1面、沿着包括所述第1面的第1平面的第2面以及相对于所述第1面倾斜的第3面，沿着所述第1面的第1方向上的所述第3面的位置处于所述第1方向上的所述第1面的位置与所述第1方向上的所述第2面的位置之间，
在所述第1层之上形成包括Alx2Ga1－x2N(0≤x2＜1、x2＜x1)的第2层，
在所述第2层之上形成包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)的第3层，
将绝缘层形成于所述第3层的一部分之上，所述第3层的所述一部分在与所述第1面交叉的第2方向上与所述第3面重叠，
形成在所述第2方向上与所述第1面重叠并且与所述第3层的另一部分电连接的第1电极、在所述第2方向上与所述第2面重叠并且与所述第3层的又一部分电连接的第2电极以及位于所述绝缘层之上的第3电极。
(技术方案19)
一种半导体装置的制造方法，
形成层叠膜，
所述层叠膜包括：
第1半导体膜，包括Aly1Ga1－y1N(0＜y1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方；
第2半导体膜，包括Aly2Ga1－y2N(0＜y2＜1)以及p型的Alz2Ga1－z2N(0≤z2＜1)中的某一方；
第3半导体膜，包括Aly3Ga1－y3N(0≤y3＜1、y3＜y1、y3＜y2)；以及
第4半导体膜,包括Aly4Ga1－y4N(0≤y4＜1、y4＜y1、y4＜y2)，
在所述第1半导体膜之上存在所述第3半导体膜，在所述第3半导体膜之上存在所述第2半导体膜，在所述第2半导体膜之上存在所述第4半导体膜，
去除所述第4半导体膜的一部分以及所述第2半导体膜的一部分，使所述第3半导体膜的一部分露出，所述第1半导体膜包括第1面，所述第2半导体膜的残留的部分包括第2面以及第3面，沿着所述第1面的第1方向上的所述第3面的位置处于所述第1方向上的所述第1面的位置与所述第1方向上的所述第2面的位置之间，在与所述第1方向交叉的第2方向上，所述第1面与所述第3半导体膜的所述一部分重叠，所述第2面沿着包括所述第1面的第1平面，所述第3面相对于所述第1平面倾斜，
在所述第1面、所述第3面以及所述第4半导体膜的残留的部分之上形成包括Alx2Ga1－x2N(0≤x2＜1、x2＜y1、x2＜y2)的第2部分层，
在所述第2层之上形成包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)的第3层，
将绝缘层形成于所述第3层的一部分之上，所述第3层的所述一部分在所述第2方向上与所述第3面重叠，
形成在所述第2方向上与所述第1面重叠并且与所述第3层的另一部分电连接的第1电极、在所述第2方向上与所述第2面重叠并且与所述第3层的又一部分电连接的第2电极以及位于所述绝缘层之上的第3电极。
(技术方案20)
一种半导体装置的制造方法，
包括Aly1Ga1－y1N(0＜y1＜1)以及p型的Alz1Ga1－z1N(0≤z1＜1)中的某一方，包括第1部分以及第2部分，从所述第1部分向所述第2部分的方向沿着第1方向，在包括第1半导体膜以及设置于所述第1部分的第1面之上的包括Aly5Ga1－y5N(0≤y5＜1、y5＜y1)的第1低Al浓度膜的层叠膜的所述第2部分之上，形成包括Aly2Ga1－y2N(0＜y2＜1、y5＜y2)以及p型的Alz2Ga1－z2N(0≤z2＜1)中的某一方的第2半导体膜，所述第2半导体膜包括沿着包括所述第1面的第1平面的第2面以及相对于所述第1平面倾斜的第3面，沿着所述第1面的第1方向上的所述第3面的位置处于所述第1方向上的所述第1面的位置与所述第1方向上的所述第2面的位置之间，
在所述第2面之上形成包括Aly3Ga1－y3N(0≤y3＜1、y3＜y1、y3＜y2)的第2低Al浓度膜，
在所述第1低Al浓度膜、所述第3面以及所述第2低Al浓度膜之上，形成包括Alx2Ga1－x2N(0≤x2＜1、x2＜y1、x2＜y2)的第2部分层，
在所述第2部分层之上形成包括Alx3Ga1－x3N(0＜x3＜1、x2＜x3)的第3层，
将绝缘层形成于所述第3层的一部分之上，所述第3层的所述一部分在与所述第1面交叉的第2方向上与所述第3面重叠，
形成在所述第2方向上与所述第1面重叠并且与所述第3层的另一部分电连接的第1电极、在所述第2方向上与所述第2面重叠并且与所述第3层的又一部分电连接的第2电极以及位于所述绝缘层之上的第3电极。
根据实施方式，能够提供能够得到高阈值的半导体装置及其制造方法。
在本申请说明书中，“垂直”以及“平行”不仅是指严格的垂直以及严格的平行，包括例如制造工序中的偏差等，是实质上垂直以及实质上平行即可。
以上，参照具体例说明了本发明的实施方式。但是，本发明不限定于这些具体例。例如关于在半导体装置中包括的电极、层、半导体膜、绝缘层以及基板等各要素的具体结构，通过本领域技术人员从公知的范围适当选择，同样地实施本发明，只要能够得到相同的效果，则包括在本发明的范围内。
另外，在技术上可能的范围内将各具体例中的某2个以上的要素组合而得到的要素也是只要包含本发明的主旨，就包括在本发明的范围中。
此外，基于作为本发明的实施方式而以上叙述的半导体装置及其制造方法而本领域技术人员能够适当进行设计变更来实施的全部的半导体装置及其制造方法也是只要包含本发明的主旨，就属于本发明的范围。
此外，在本发明的思想的范畴中，只要是本领域技术人员，就能够想到各种变更例以及修正例，关于这些变更例以及修正例，也理解为属于本发明的范围。
说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并非旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式、其变形包括在发明的范围、主旨中，并包括在权利要求书所记载的发明及其均等范围中。

Claims (10)

1.一种半导体装置，具备：
第1电极；
第2电极；
第3电极，第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间；
第1层，包括在与所述第1方向交叉的第2方向上远离所述第1电极的第1面、在所述第2方向上远离所述第2电极并且沿着包括所述第1面的第1平面的第2面以及在所述第2方向上远离所述第3电极并且相对于所述第1平面倾斜的第3面，并包括Alx1Ga1－x1N以及p型的Alz1Ga1－z1N中的某一方，所述x1高于0且低于1，所述z1为0以上且低于1；
第2层，包括在所述第2方向上设置于所述第1电极与所述第1面之间的第1部分区域、在所述第2方向上设置于所述第2电极与所述第2面之间的第2部分区域以及在所述第2方向上设置于所述第3电极与所述第3面之间的第3部分区域，并包括Alx2Ga1－x2N，所述x2为0以上且低于1，所述x2低于所述x1；
第3层，包括在所述第2方向上设置于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上设置于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上设置于所述第3电极与所述第3部分区域之间的第6部分区域，并包括Alx3Ga1－x3N，其中，所述x3高于0且低于1，所述x2低于所述x3，所述第4部分区域与所述第1电极电连接，所述第5部分区域与所述第2电极电连接；以及
绝缘层，在所述第2方向上设置于所述第3电极与所述第6部分区域之间。
2.一种半导体装置，具备：
第1电极；
第2电极；
第3电极，第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间；
第1层；
第2层；
第3层；以及
绝缘层，
所述第1层包括：
第1半导体区域，包括Aly1Ga1－y1N以及p型的Alz1Ga1－z1N中的某一方；
第2半导体区域，包括Aly2Ga1－y2N以及p型的Alz2Ga1－z2N中的某一方；以及
第3半导体区域，包括Aly3Ga1－y3N，
所述y1高于0且低于1，所述z1为0以上且低于1，所述y2高于0且低于1，所述z2为0以上且低于1，所述y3为0以上且低于1，所述y3低于所述y1，所述y3低于所述y2，
所述第2半导体区域的至少一部分在与所述第1方向交叉的第2方向上位于所述第2电极与所述第1半导体区域的一部分之间，
所述第3半导体区域的一部分在所述第2方向上位于所述第1半导体区域的所述一部分与所述第2半导体区域的所述至少一部分之间，
所述第3半导体区域的另一部分在所述第2方向上位于所述第3电极与所述第1半导体区域的另一部分之间，
所述第1半导体区域包括在所述第2方向上远离所述第1电极的第1面，
所述第2半导体区域包括在所述第2方向上远离所述第2电极并且沿着包括所述第1面的第1平面的第2面，
所述第3半导体区域包括在所述第2方向上远离所述第3电极并且相对于所述第1平面倾斜的第3面，
所述第2层包括在所述第2方向上设置于所述第1电极与所述第1面之间的第1部分区域、在所述第2方向上设置于所述第2电极与所述第2面之间的第2部分区域以及在所述第2方向上设置于所述第3电极与所述第3面之间的第3部分区域，并包括Alx2Ga1－x2N，所述x2为0以上且低于1，所述x2低于所述y1，所述x2低于所述y2，
所述第3层包括在所述第2方向上设置于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上设置于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上设置于所述第3电极与所述第3部分区域之间的第6部分区域，并包括Alx3Ga1－x3N，其中，所述第4部分区域与所述第1电极电连接，所述第5部分区域与所述第2电极电连接，所述x3高于0且低于1，所述x2低于所述x3，所述y3低于所述x3，
所述绝缘层在所述第2方向上设置于所述第3电极与所述第6部分区域之间。
3.一种半导体装置，具备：
第1电极；
第2电极；
第3电极，第1方向上的所述第3电极的位置处于所述第1方向上的所述第1电极的位置与所述第1方向上的所述第2电极的位置之间；
第1层；
第2层；
第3层；以及
绝缘层，
所述第1层包括：
第1半导体区域，包括Aly1Ga1－y1N以及p型的Alz1Ga1－z1N中的某一方；以及
第2半导体区域，包括Aly2Ga1－y2N以及p型的Alz2Ga1－z2N中的某一方，
所述y1高于0且低于1，所述z1为0以上且低于1，所述y2高于0且低于1，所述z2为0以上且低于1，
所述第2半导体区域的一部分在与所述第1方向交叉的第2方向上位于所述第2电极与所述第1半导体区域的一部分之间，
所述第2半导体区域的另一部分在所述第2方向上位于所述第3电极与所述第1半导体区域的另一部分之间，
所述第1半导体区域包括在所述第2方向上远离所述第1电极的第1面，
所述第2半导体区域的所述一部分包括在所述第2方向上远离所述第2电极并且沿着包括所述第1面的第1平面的第2面，
所述第2半导体区域的所述另一部分包括在所述第2方向上远离所述第3电极并且相对于所述第1平面倾斜的第3面，
所述第2层包括在所述第2方向上设置于所述第1电极与所述第1面之间的第1部分区域、在所述第2方向上设置于所述第2电极与所述第2面之间的第2部分区域以及在所述第2方向上设置于所述第3电极与所述第3面之间的第3部分区域，并包括Alx2Ga1－x2N，所述x2为0以上且低于1，所述x2低于所述y1，所述x2低于所述y2，
所述第3层包括在所述第2方向上设置于所述第1电极与所述第1部分区域之间的第4部分区域、在所述第2方向上设置于所述第2电极与所述第2部分区域之间的第5部分区域以及在所述第2方向上设置于所述第3电极与所述第3部分区域之间的第6部分区域，并包括Alx3Ga1－x3N，其中，所述第4部分区域与所述第1电极电连接，所述第5部分区域与所述第2电极电连接，所述x3高于0且低于1，所述x2低于所述x3，
所述绝缘层在所述第2方向上设置于所述第3电极与所述第6部分区域之间。
4.根据权利要求1～3中的任一项所述的半导体装置，其中，
所述第1面与所述第1层的c面之间的角度的绝对值小于所述第3面与所述c面之间的角度的绝对值。
5.根据权利要求1所述的半导体装置，其中，
所述第1面以及第2面沿着所述第1层的c面，
所述第3面相对于所述c面倾斜。
6.根据权利要求1所述的半导体装置，其中，
所述第1面与所述第1层的c面之间的角度的绝对值是5度以下，
所述第3面与所述第1层的c面之间的角度的绝对值为10度以上且80度以下。
7.根据权利要求1所述的半导体装置，其中，
所述第3电极包括与所述绝缘层对置的第3电极面，
所述第3电极面沿着包括所述第3面的第3平面。
8.一种半导体装置的制造方法，其中，
形成包括Alx1Ga1－x1N以及p型的Alz1Ga1－z1N中的某一方的第1层，所述x1高于0且低于1，所述z1为0以上且低于1，所述第1层包括第1面、沿着包括所述第1面的第1平面的第2面以及相对于所述第1面倾斜的第3面，沿着所述第1面的第1方向上的所述第3面的位置处于所述第1方向上的所述第1面的位置与所述第1方向上的所述第2面的位置之间，
在所述第1层之上形成第2层，该第2层包括Alx2Ga1－x2N，所述x2为0以上且低于1，所述x2低于所述x1，
在所述第2层之上形成第3层，该第3层包括Alx3Ga1－x3N，所述x3高于0且低于1，所述x2低于所述x3，
将绝缘层形成于所述第3层的一部分之上，所述第3层的所述一部分在与所述第1面交叉的第2方向上与所述第3面重叠，
形成在所述第2方向上与所述第1面重叠并且与所述第3层的另一部分电连接的第1电极、在所述第2方向上与所述第2面重叠并且与所述第3层的又一部分电连接的第2电极以及位于所述绝缘层之上的第3电极。
9.一种半导体装置的制造方法，其中，
形成层叠膜，
所述层叠膜包括：
第1半导体膜，包括Aly1Ga1－y1N以及p型的Alz1Ga1－z1N中的某一方；
第2半导体膜，包括Aly2Ga1－y2N以及p型的Alz2Ga1－z2N中的某一方；
第3半导体膜，包括Aly3Ga1－y3N；以及
第4半导体膜，包括Aly4Ga1－y4N，
所述y1高于0且低于1，所述z1为0以上且低于1，所述y2高于0且低于1，所述z2为0以上且低于1，所述y3为0以上且低于1，所述y3低于所述y1，所述y3低于所述y2，所述y4为0以上且低于1，所述y4低于所述y2，
在所述第1半导体膜之上存在所述第3半导体膜，在所述第3半导体膜之上存在所述第2半导体膜，在所述第2半导体膜之上存在所述第4半导体膜，
去除所述第4半导体膜的一部分以及所述第2半导体膜的一部分而使所述第3半导体膜的一部分露出，所述第1半导体膜包括第1面，所述第2半导体膜的残留的部分包括第2面以及第3面，沿着所述第1面的第1方向上的所述第3面的位置处于所述第1方向上的所述第1面的位置与所述第1方向上的所述第2面的位置之间，在与所述第1方向交叉的第2方向上，所述第1面与所述第3半导体膜的所述一部分重叠，所述第2面沿着包括所述第1面的第1平面，所述第3面相对于所述第1平面倾斜，
在所述第1面、所述第3面以及所述第4半导体膜的残留的部分之上形成包括Alx2Ga1－x2N的第2部分层，所述x2为0以上且低于1，所述x2低于所述y1，所述x2低于所述y2，
在所述第2层之上形成包括Alx3Ga1－x3N的第3层，所述x3高于0且低于1，所述x2低于所述x3，
将绝缘层形成于所述第3层的一部分之上，所述第3层的所述一部分在所述第2方向上与所述第3面重叠，
形成在所述第2方向上与所述第1面重叠并且与所述第3层的另一部分电连接的第1电极、在所述第2方向上与所述第2面重叠并且与所述第3层的又一部分电连接的第2电极以及位于所述绝缘层之上的第3电极。
10.一种半导体装置的制造方法，其中，
在包括第1半导体膜和第1低Al浓度膜的层叠膜的第2部分之上，形成包括Aly2Ga1－y2N以及p型的Alz2Ga1－z2N中的某一方的第2半导体膜，其中，所述第1半导体膜包括Aly1Ga1－y1N以及p型的Alz1Ga1－z1N中的某一方并包括第1部分以及所述第2部分，从所述第1部分向所述第2部分的方向沿着第1方向，所述第1低Al浓度膜设置于所述第1部分的第1面之上并包括Aly5Ga1－y5N，
所述第2半导体膜包括沿着包括所述第1面的第1平面的第2面以及相对于所述第1平面倾斜的第3面，沿着所述第1面的第1方向上的所述第3面的位置处于所述第1方向上的所述第1面的位置与所述第1方向上的所述第2面的位置之间，所述y1高于0且低于1，所述z1为0以上且低于1，所述y5为0以上且低于1，所述y5低于所述y1，所述y2高于0且低于1，所述y5低于所述y2，所述z2为0以上且低于1，
在所述第2面之上形成包括Aly3Ga1－y3N的第2低Al浓度膜，所述y3为0以上且低于1，所述y3低于所述y1，所述y3低于所述y2，
在所述第1低Al浓度膜、所述第3面以及所述第2低Al浓度膜之上形成包括Alx2Ga1－x2N的第2部分层，所述x2为0以上且低于1，所述x2低于所述y1，所述x2低于所述y2，
在所述第2部分层之上形成包括Alx3Ga1－x3N的第3层，所述x3高于0且低于1，所述x2低于所述x3，
将绝缘层形成于所述第3层的一部分之上，所述第3层的所述一部分在与所述第1面交叉的第2方向上与所述第3面重叠，
形成在所述第2方向上与所述第1面重叠并且与所述第3层的另一部分电连接的第1电极、在所述第2方向上与所述第2面重叠并且与所述第3层的又一部分电连接的第2电极以及位于所述绝缘层之上的第3电极。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111243954A (zh) * 2020-01-19 2020-06-05 中国科学院半导体研究所 GaN基常关型高电子迁移率晶体管及制备方法
CN112186030A (zh) * 2019-07-04 2021-01-05 株式会社东芝 半导体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022209807A1 (de) 2022-09-19 2024-03-21 Robert Bosch Gesellschaft mit beschränkter Haftung Lateraler Gallium-Nitrid Transistor mit abgestuften Flankenbereich

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088185A (ja) * 2005-09-21 2007-04-05 Toshiba Corp 半導体装置及びその製造方法
WO2010023846A1 (ja) * 2008-08-25 2010-03-04 国立大学法人山口大学 半導体基板及びその製造方法
JP2011082218A (ja) * 2009-10-02 2011-04-21 Sumitomo Electric Ind Ltd 半導体ヘテロ電界効果トランジスタ
US20120273795A1 (en) * 2011-04-26 2012-11-01 Advanced Power Device Research Association Semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4364185B2 (ja) 1994-11-24 2009-11-11 株式会社東芝 半導体装置及びその製造方法
GB2295488B (en) 1994-11-24 1996-11-20 Toshiba Cambridge Res Center Semiconductor device
JP3393602B2 (ja) 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
JP4509031B2 (ja) * 2003-09-05 2010-07-21 サンケン電気株式会社 窒化物半導体装置
US7417267B2 (en) * 2004-09-24 2008-08-26 International Rectifier Corporation Non-planar III-nitride power device having a lateral conduction path
JP5208463B2 (ja) 2007-08-09 2013-06-12 ローム株式会社 窒化物半導体素子および窒化物半導体素子の製造方法
JP2009099774A (ja) 2007-10-17 2009-05-07 Sharp Corp ヘテロ接合電界効果型トランジスタ
US20100219452A1 (en) * 2009-02-27 2010-09-02 Brierley Steven K GaN HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) STRUCTURES
JP2012204577A (ja) 2011-03-25 2012-10-22 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体装置およびその製造方法
JP2014146646A (ja) * 2013-01-28 2014-08-14 Fujitsu Ltd 半導体装置
US10090406B2 (en) * 2014-09-18 2018-10-02 Infineon Technologies Austria Ag Non-planar normally off compound semiconductor device
JP6565223B2 (ja) 2015-03-05 2019-08-28 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088185A (ja) * 2005-09-21 2007-04-05 Toshiba Corp 半導体装置及びその製造方法
WO2010023846A1 (ja) * 2008-08-25 2010-03-04 国立大学法人山口大学 半導体基板及びその製造方法
JP2011082218A (ja) * 2009-10-02 2011-04-21 Sumitomo Electric Ind Ltd 半導体ヘテロ電界効果トランジスタ
US20120273795A1 (en) * 2011-04-26 2012-11-01 Advanced Power Device Research Association Semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112186030A (zh) * 2019-07-04 2021-01-05 株式会社东芝 半导体装置
CN111243954A (zh) * 2020-01-19 2020-06-05 中国科学院半导体研究所 GaN基常关型高电子迁移率晶体管及制备方法

Also Published As

Publication number Publication date
US10283633B2 (en) 2019-05-07
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JP6734241B2 (ja) 2020-08-05

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