JP2010157602A - 化合物半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】オフ時のリーク電流を低減することができ、好ましくは高い閾値電圧を得ることができる化合物半導体装置及びその製造方法を提供する。
【解決手段】ｉ−ＧａＮ層５（電子走行層）と、ｉ−ＧａＮ層５（電子走行層）上方に形成されたｎ−ＧａＮ層７（化合物半導体層）と、ｎ−ＧａＮ層７（化合物半導体層）上方に形成されたソース電極２１ｓ、ドレイン電極２１ｄ及びゲート電極２１ｇと、が設けられている。そして、ｎ−ＧａＮ層７（化合物半導体層）のソース電極２１ｓとドレイン電極２１ｄとの間の領域内でゲート電極２１ｇから離間した部分にリセス部７ａ（凹部）が形成されている。
【選択図】図１

Description

本発明は、化合物半導体装置及びその製造方法に関する。
従来、基板の上方に結晶成長によりＡｌＧａＮ層及びＧａＮ層が形成され、ＧａＮ層が電子走行層として機能する高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）についての研究が行われている。ＧａＮのバンドギャップは３．４ｅＶであり、ＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮ系のＨＥＭＴの耐圧は高く、自動車用等の高耐圧電力デバイスとして有望である。
また、ＧａＮ系のＨＥＭＴの構造には、ソース及びドレインが基板の表面に平行に配置された横型構造と、ソース及びドレインが基板の表面に垂直に配置された縦型構造とがある。
ＧａＮ系のＨＥＭＴにおいては、ゲート電極に電圧を印加しない場合でも、その構造上、ゲート近傍に位置するチャネルに格子定数の差に起因する２次元電子ガス（２ＤＥＧ）が存在するため、チャネルに電流が流れる。つまり、ノーマリーオン動作をする。一方、電源投入時及びゲート電極が破壊された時等のゲート電極に意図的でなく０Ｖが印加されている時に、ソースとドレインとの間に電流が流れてしまうことも考えられる。そこで、フェールセーフの観点からもＧａＮ系ＨＥＭＴのノーマリーオフ動作が望まれている。
横型構造のＧａＮ系ＨＥＭＴについては、特許文献２に記載されているように、ゲート電極の直下に位置する化合物半導体層にリセスが形成された構造（ゲートリセス構造）によりノーマリーオフ動作が可能であることが知られている。
しかしながら、このようなゲートリセス構造によれば、ノーマリーオフ動作が可能となるものの、閾値電圧は１Ｖ以下であり、ゲート電圧が０Ｖであってもリーク電流が生じてしまう。また、閾値電圧が１Ｖ以下であると、高電圧が印加された場合にノイズが増加して動作が不安定になるため、高電圧が印加される電力デバイスに使用することは困難である。ＧａＮ系材料から材料を変更することにより閾値電圧を上昇させることも可能であるが、それだけでは十分な電流が得られなくなったり、破壊しやすくなったりしてしまう。
一方、縦型構造のＧａＮ系ＨＥＭＴについても、ノーマリーオフ動作を実現するための検討がされているが、いずれの方法によっても量産は困難である。
特開２００６−１４０３６８号公報 国際公開第２００６／００１３６９号パンフレット Japanese Journal of Applied Physics vol. 46, No. 21, 2007, pp. L503-L505
本発明の目的は、オフ時のリーク電流を低減することができ、好ましくは高い閾値電圧を得ることができる化合物半導体装置及びその製造方法を提供することにある。
第１の化合物半導体装置には、電子走行層と、前記電子走行層上方に形成された化合物半導体層と、前記化合物半導体層上方に形成されたソース電極、ドレイン電極及びゲート電極と、が設けられている。そして、前記化合物半導体層の前記ソース電極と前記ドレイン電極との間の領域内で前記ゲート電極から離間した部分に凹部が形成されている。
第２の化合物半導体装置には、電子走行層と、前記電子走行層上方に形成された化合物半導体層と、前記化合物半導体層上方に形成されたゲート電極及びソース電極と、前記電子走行層の下方に形成されたドレイン電極と、が設けられている。そして、前記化合物半導体層の前記ソース電極と前記ゲート電極との間の領域内に凹部が形成されている。
上記の化合物半導体装置等によれば、ショットキー電極の影響により局所的に２次元電子ガスの出現が抑制されるため、オフ時のリーク電流を低減することができる。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第１の実施形態では、ｎ型導電性単結晶ＳｉＣ基板等の基板１上に、厚さが１μｍ〜１００μｍ程度（例えば２５μｍ）のアンドープのｉ−ＡｌＮ層２が形成されている。ｉ−ＡｌＮ層２の表面には、比較的大きな凹凸が存在する。ｉ−ＡｌＮ層２上に、厚さが１００ｎｍ以下（例えば２０ｎｍ〜５０ｎｍ）のアンドープのｉ−ＡｌＮ層３が形成されている。ｉ−ＡｌＮ層３上に、厚さが０．１μｍ〜１０μｍ程度（例えば０．５μｍ）のＧａＮ層４が形成されている。ＧａＮ層４には、遷移金属元素であるＦｅが不純物として含有されている。Ｆｅの含有率は、例えば１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度である。ＧａＮ層４の厚さは０．１μｍ〜１０μｍ程度であるため、ｉ−ＡｌＮ層２の表面に凹凸が存在していても、ＧａＮ層４の表面は平坦である。ＧａＮ層４上に、厚さが０．１μｍ〜１０μｍ程度のアンドープのｉ−ＧａＮ層５が形成されている。ｉ−ＧａＮ層５にＦｅは含有されていない。ｉ−ＧａＮ層５上に、厚さが５ｎｍ〜５０ｎｍ程度のｎ型のｎ−ＡｌＧａＮ層６が形成されている。ｎ−ＡｌＧａＮ層６上に、厚さが０．１ｎｍ〜１０ｎｍ程度のｎ型のｎ−ＧａＮ層７が形成されている。ｎ−ＡｌＧａＮ層６及びｎ−ＧａＮ層７には、例えば不純物としてＳｉが５×１０17ｃｍ-3〜５×１０19ｃｍ-3程度の濃度で含有されている。
ｎ−ＡｌＧａＮ層６及びｎ−ＧａＮ層７には、素子分離用の溝１１が形成されており、溝１１内に素子分離絶縁膜１２が埋め込まれている。そして、ｎ−ＧａＮ層７上にソース電極２１ｓ及びドレイン電極２１ｄが形成されている。ソース電極２１ｓ及びドレイン電極２１ｄは、例えばＴａ膜とその上に形成されたＡｌ膜とから構成されており、ソース電極２１ｓ及びドレイン電極２１ｄはｎ−ＧａＮ層７にオーミック接合されている。
更に、ｎ−ＧａＮ層７、ソース電極２１ｓ及びドレイン電極２１ｄを覆うＳｉＮ膜２２が形成されており、ソース電極２１ｓ及びドレイン電極２１ｄの間においてＳｉＮ膜２２上にゲート電極２１ｇが形成されている。ＳｉＮ膜２２の厚さは、１０ｎｍ〜２０００ｎｍ程度である。また、ＳｉＮ膜２２には、ソース電極２１ｓとゲート電極２１ｇとの間において開口部が形成されており、ｎ−ＧａＮ層７のこの開口部から露出する部分にリセス部７ａが形成されている。リセス部７ａはｎ−ＧａＮ層７で止まっていても、ｎ−ＡｌＧａＮ層６まであってもよい。そして、リセス部７ａから上方に延びるリセス電極２１ｒが形成されている。ゲート電極２１ｇ及びリセス電極２１ｒは、例えばＮｉ膜とその上に形成されたＡｕ膜とから構成されており、リセス電極２１ｒはｎ−ＧａＮ層７にショットキー接合されている。
また、ソース電極２１ｓ及びリセス電極２１ｒは接地されている。
このようにして、１個のＧａＮ系ＨＥＭＴが構成されている。また、このようなＧａＮ系ＨＥＭＴは、図２に示すように、素子分離絶縁膜１２を介して１方向に配列するように設けられている。素子分離絶縁膜１２に囲まれた領域は素子領域１０となっている。ＧａＮ系ＨＥＭＴが素子分離絶縁膜１２を介して２方向に配列するようにして設けられていてもよい。
このような第１の実施形態では、格子不整合に起因するピエゾ効果により、ｉ−ＧａＮ層５のｎ−ＡｌＧａＮ層６との界面近傍に電子が誘起される。この結果、２次元電子ガス（２ＤＥＧ）が現れ、この部分が電子走行層として機能し、ｎ−ＡｌＧａＮ層６が電子供給層として機能する。また、ｉ−ＡｌＮ層２は、基板１とｉ−ＧａＮ層５を含む化合物半導体層との間を絶縁する絶縁層として機能する。なお、ｉ−ＧａＮ層５内の２次元電子ガスが、ＧａＮ層４に添加されたＦｅの影響を受けにくくするために、ｉ−ＧａＮ層５の厚さは０．５μｍ以上であることが望ましい。
上述のように、ｉ−ＧａＮ層５の表層部には２次元電子ガスが現れるが、本実施形態では、リセス部７ａ内に、ｎ−ＧａＮ層７にショットキー接合されたリセス電極２１ｒが設けられ、リセス電極２１ｒが接地されている。このため、リセス電極２１ｒの下方においては、ｉ−ＧａＮ層５の表層部に２次元電子ガスが存在しない。従って、ゲート電極２１ｇに電圧が印加されずに、ゲート電極２１ｇとソース電極２１ｓとの間にほとんど電界が存在しない状態では、ソース電極２１ｓとドレイン電極２１ｄとの間にリーク電流が流れない。つまり、ノーマリーオフ動作が可能となる。また、リセス電極２１ｒの下方において、ｉ−ＧａＮ層５の表層部に２次元電子ガスが存在しないため、ゲート電極２１ｇに従来のものよりも高い電圧を印加しなければ電流が流れなくなる。つまり、閾値電圧が上昇する。
図３は、リセス電極２１ｒの下方におけるエネルギ構造を示すバンド図である。図３に示すように、ゲート電極２１ｇに電圧を印加していない状態では、ｉ−ＧａＮ層５のリセス電極２１ｒ側の伝導帯が引き上げられて、そこに２次元電子ガスが存在し得ない。一方、ゲート電極２１ｇに所定の電圧（例えば５Ｖ）が印加されると、伝導帯がほぼ一様になり電流が流れる。このようにしてノーマリーオフ動作が実現される。
図４は、第１の実施形態におけるドレイン電流とゲート電圧との関係を示すグラフである。このグラフは、ソース電極２１ｓ及びリセス電極２１ｒを接地し、ドレイン電極２１ｄに＋２０Ｖの電圧を印加した場合のシミュレーション結果を表している。図４に示すように、閾値電圧Ｖｔｈは２Ｖを超えており、また、ゲート電極２１ｇに印加する電圧（ゲート電圧）が０Ｖのときのドレイン電流は０Ａ／ｍとなった。
このように、第１の実施形態によれば、高い閾値電圧を得ることができ、また、ゲート電圧が０Ｖの時のリーク電流を低減することができる。
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図５Ａ乃至図５Ｉは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
第１の実施形態では、先ず、図５Ａに示すように、基板１上に、例えばハロゲン化気相成長（ＨＶＰＥ：hydride vapor phase epitaxy）法によりｉ−ＡｌＮ層２を形成する。このとき、例えば、原料ガスとして、トリメチルアルミニウムガス、アンモニアガス、及びＨＣｌガスを用い、成長圧力を常圧とし、成長速度を１００μｍ／ｈとする。
次いで、ｉ−ＡｌＮ層２上に、例えば減圧式有機金属化学気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により、ｉ−ＡｌＮ層３、ＧａＮ層４、ｉ−ＧａＮ層５、ｎ−ＡｌＧａＮ層６、及びｎ−ＧａＮ層７を順次形成する。これらの形成の際には、Ａｌの原料としてトリメチルアルミニウムガスを用い、Ｇａの原料トリメチルガリウムガスを用い、Ｎの原料としてアンモニアガスを用いる。また、アンモニアガスの流量は、例えば１００ｃｃｍ〜１０ＬＭとする。また、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ、成長温度は１０００℃〜１２００℃とする。また、Ｆｅを含有するＧａＮ層４の形成の際には、Ｆｅの原料として、例えばフェロセン等のＦｅを含む有機金属原料を用いる。また、ｎ−ＡｌＧａＮ層６、ｎ−ＧａＮ層７の形成の際には、Ｓｉの原料として、例えば希釈ＳｉＨ4を用いる。希釈ＳｉＨ4の流量は、例えば数ｃｃｍとする。
その後、図５Ｂに示すように、フォトリソグラフィ及びエッチングにより、ｎ−ＧａＮ層７及びｎ−ＡｌＧａＮ層６を貫いてｉ−ＧａＮ層５に達する溝１１を形成する。続いて、例えばプラズマＣＶＤ法により、溝１１内に素子分離絶縁膜１２を埋め込む。なお、溝１１及び素子分離絶縁膜１２の形成に代えて、Ａｒ等のイオン注入により素子分離領域を形成してもよい。
続いて、図５Ｃに示すように、ｎ−ＧａＮ層７上にソース電極２１ｓ及びドレイン電極２１ｄをリフトオフ法により形成する。ソース電極２１ｓ及びドレイン電極２１ｄの形成では、ソース電極２１ｓ及びドレイン電極２１ｄを形成する領域を開口する新たなレジストパターンを形成し、Ｔａ及びＡｌの蒸着を行い、その後、レジストパターン上に付着したＴａ及びＡｌをレジストパターンごと除去する。Ｔａ膜、Ａｌ膜の厚さは、例えば、夫々２０ｎｍ程度、２００ｎｍ程度とする。そして、窒素雰囲気中で４００℃〜１０００℃、例えば６００℃で熱処理を行い、オーミック特性を確立する。
次いで、図５Ｄに示すように、全面に、例えばプラズマＣＶＤ法により、ＳｉＮ膜２２を形成する。
その後、図５Ｅに示すように、リセス部７ａを形成する領域に対応する開口部３１ａを備え、他の領域を覆うレジストパターン３１をＳｉＮ膜２２上に形成する。
続いて、図５Ｆに示すように、レジストパターン３１をマスクとして、ＳｉＮ膜２２をエッチングすることにより、ＳｉＮ膜２２に開口部を形成し、更に、ｎ−ＧａＮ層７の表層部のエッチングも行って、リセス部７ａを形成する。ｎ−ＧａＮ層７のリセス部７ａが形成された部分の残し厚は、１０ｎｍ以下とすることが好ましく、例えば５ｎｍ〜１０ｎｍ程度とする。そして、レジストパターン３１を除去する。また、ｎ−ＧａＮ層７のリセス部７ａが形成された部分の厚さ（残し厚）と他の部分の厚さとの差は５ｎｍ以上であることが好ましい。残し厚を１０ｎｍ以下とすることが好ましいのは、残し厚が１０ｎｍを超えると、２次元電子ガスの出現を十分に抑制することができないことがあるからである。また、厚さの差を５ｎｍ以上とすることが好ましいのは、差が５ｎｍ未満であるとリセスの効果が十分に得られず、ノーマリーオフ動作が困難になる場合があるためである。
次いで、図５Ｇに示すように、ゲート電極２１ｇを形成する領域に対応する開口部３２ｇ及びリセス部７ａを露出する開口部３２ａを備え、他の領域を覆うレジストパターン３２をＳｉＮ膜２２上に形成する。
その後、図５Ｈに示すように、Ｎｉ及びＡｕの蒸着を行うことにより、ゲート電極２１ｇ及びリセス電極２１ｒを形成する。Ｎｉ膜、Ａｕ膜の厚さは、例えば、夫々１０ｎｍ程度、３００ｎｍ程度とする。
続いて、図５Ｉに示すように、レジストパターン３２上に付着したＮｉ及びＡｕをレジストパターン３２ごと除去する。このように、ゲート電極２１ｇ及びリセス電極２１ｒはリフトオフ法により形成することができる。
次いで、ソース電極２１ｓ及びリセス電極２１ｒを接地する配線等を形成する。
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴが完成する。その後、必要に応じてパッシベーション膜及び外部電極等を形成してＧａＮ系ＨＥＭＴが集積した半導体装置を完成させる。
なお、第１の実施形態では、リセス電極２１ｒとソース電極２１ｓとが互いに離間しており、これらの間にＳｉＮ膜２２が存在するが、リセス電極２１ｒとソース電極２１ｓとが直接接していいてもよい。
（第２の実施形態）
次に、第２の実施形態について説明する。図６は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第２の実施形態には、第１の実施形態に設けられているリセス電極２１ｒが設けられていない。但し、リセス部７ａの周囲に電子を捕獲するダメージが存在している。他の構成は第１の実施形態と同様である。
このようにして、１個のＧａＮ系ＨＥＭＴが構成されている。また、このようなＧａＮ系ＨＥＭＴは、図７に示すように、素子分離絶縁膜１２を介して１方向に配列するように設けられている。素子分離絶縁膜１２に囲まれた領域は素子領域１０となっている。ＧａＮ系ＨＥＭＴが素子分離絶縁膜１２を介して２方向に配列するようにして設けられていてもよい。
このような第２の実施形態でも、第１の実施形態と同様に、ｉ−ＧａＮ層５の表層部に２次元電子ガスが現れるが、リセス部７ａの下方においては、ｉ−ＧａＮ層５の表層部に２次元電子ガスが存在しない。これは、リセス部７ａの周囲のダメージに電子が捕獲されているため、電荷の平衡が成立しているからである。
図８は、第２の実施形態におけるドレイン電流とゲート電圧との関係を示すグラフである。このグラフは、ソース電極２１ｓ及びリセス電極２１ｒを接地し、ドレイン電極２１ｄに＋２０Ｖの電圧を印加した場合のシミュレーション結果を表している。図８に示すように、閾値電圧Ｖｔｈは１Ｖ程度であるが、ゲート電極２１ｇに印加する電圧（ゲート電圧）が０Ｖのときのドレイン電流は０Ａ／ｍとなった。
このように、第２の実施形態によっても、ゲート電圧が０Ｖの時のリーク電流を低減することができる。また、第１の実施形態と比較して構造が簡素であるため、その製造が容易であり、コストを低減することができる。
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図９Ａ乃至図９Ｃは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
第２の実施形態では、先ず、第１の実施形態と同様にして、リセス部７ａの形成（図５Ｆ）までの処理を行う。なお、リセス部７ａの形成に際しては、例えば塩素ガスを用いた反応性イオンエッチング（ＲＩＥ：reactive ion etching）等のドライエッチングを行う。また、圧力は０．１Ｐａ〜１０Ｐａ程度（例えば２Ｐａ）とし、塩素ガスの流量は０．１ｓｃｃｍ〜１０ｓｃｃｍ程度（例えば２．５ｓｃｃｍ）とする。このような条件下でｎ−ＧａＮ層７を形成することにより、電子を捕獲する多くのトラップが周囲に存在するリセス部７ａが形成される。
次いで、リセス部７ａの形成に用いたレジストパターン３１を除去し、図９Ａに示すように、ゲート電極２１ｇを形成する領域に対応する開口部４２ｇを備え、他の領域を覆うレジストパターン４２をＳｉＮ膜２２上に形成する。
その後、図９Ｂに示すように、Ｎｉ及びＡｕの蒸着を行うことにより、ゲート電極２１ｇを形成する。Ｎｉ膜、Ａｕ膜の厚さは、例えば、夫々１０ｎｍ程度、３００ｎｍ程度とする。
続いて、図９Ｃに示すように、レジストパターン４２上に付着したＮｉ及びＡｕをレジストパターン４２ごと除去する。このように、ゲート電極２１ｇはリフトオフ法により形成することができる。
このようにして、第２の実施形態に係るＧａＮ系ＨＥＭＴが完成する。
なお、第１及び第２の実施形態において、ｎ−ＧａＮ層７にソース電極用の開口部及びドレイン電極用の開口部が形成され、これらの開口部内にソース電極２１ｓ及びドレイン電極２１ｄが形成されていてもよい。これらの開口部の深さに関し、ｎ−ＧａＮ層７の一部が残っていてもよく、また、ｎ−ＡｌＧａＮ層６の一部が除去されていてもよい。つまり、開口部の深さがｎ−ＧａＮ層７の厚さと一致している必要はない。
また、ゲート電極２１ｇとｎ−ＧａＮ層７とが直接接して、ゲート電極２１ｇがｎ−ＧａＮ層７にショットキー接合されていてもよい。更に、ゲート電極２１ｇの下方においてもｎ−ＧａＮ層７にリセス部が形成されていてもよい。即ち、ゲートリセス構造が採用されていてもよい。このようなリセス部の深さはｎ−ＧａＮ層７の厚さと一致していてもよく、それよりも浅くても深くてもよい。但し、このエッチングは、均一に行うことが好ましい。ゲートリセス構造が採用されている場合には、応答が高速になるため、高速動作に好適である。一方、ゲートリセス構造が採用されていない場合には、リーク電流をより確実に抑制することができる。従って、用途に応じてゲートリセス構造の採用を選択すればよい。
また、リセス電極２１ｒとｎ−ＧａＮ層７との間に絶縁膜が介在していてもよい。即ち、ＭＩＳ構造となっていてもよい。この絶縁膜としては、例えば、ＳｉＮ膜、ＳｉＯ2膜、ＨｆＯ膜、ＨｆＮＯ膜、Ａｌ2Ｏ3膜、及びＴａＯ膜等が挙げられる。また、この絶縁膜の厚さは、例えば０．１ｎｍ〜５０ｎｍ程度である。また、絶縁膜の厚さが０．１ｎｍ未満であると、絶縁膜が島状に形成される等の理由により、返ってリーク電流が増加したり、信頼性が低下したりすることがある。５０ｎｍを超えると、リセス電極２１ｒとｎ−ＡｌＧａＮ層６との距離が大きくなりすぎて、２次元電子ガスの出現を十分に抑制することができないことがあるからである。
また、リセス電極２１ｒがゲート電極２１ｇとドレイン電極２１ｄとの間に設けられていても２次元電子ガスの出現を抑制することは可能である。但し、ドレイン電極２１ｄには高い電圧が印加されるので、このような構成では、耐圧が低くなりやすく、また、２次元電子ガスの出現を効果的に抑制することが困難なることもある。従って、リセス電極２１ｒはゲート電極２１ｇとソース電極２１ｓとの間に設けられていることが好ましい。
また、基板１として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板１が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
（第３の実施形態）
次に、第３の実施形態について説明する。第１及び第２の実施形態に係るＧａＮ系ＨＥＭＴの構造は横型構造であるのに対し、第３の実施形態に係るＧａＮ系ＨＥＭＴの構造は縦型構造である。図１０は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第３の実施形態では、ｎ型のｎ−ＧａＮ層５１上に開口部５２ａを備えたノンドープのｉ−ＡｌＮ層５２が形成されている。ｎ−ＧａＮ層５１の厚さは、０．１μｍ〜１００μｍ程度（例えば２５μｍ）であり、ｉ−ＡｌＮ層５２の厚さは、０．０２μｍ〜２０μｍ程度である。また、電流通過領域としての開口部５２ａの平面形状は、例えば縦横の長さが夫々０．５μｍ、５００μｍの長方形である。ｎ−ＧａＮ層５１には、遷移金属元素であるＦｅが不純物として含有されている。Ｆｅの含有率は、１×１０17ｃｍ-3〜５×１０19ｃｍ-3程度である。そして、開口部５２ａ内にＧａＮ層５３が形成されている。
更に、ｉ−ＡｌＮ層５２及びＧａＮ層５３上に、ノンドープのｉ−ＧａＮ層５４、ｎ型のｎ−ＡｌＧａＮ層５５及びｎ型のｎ−ＧａＮ層５６が形成されている。ｉ−ＧａＮ層５４の厚さは、１μｍ〜２μｍ程度である。ｎ−ＡｌＧａＮ層５５の厚さは、２０ｎｍ〜３０ｎｍ程度である。ｎ−ＧａＮ層５６の厚さは、３ｎｍ〜８ｎｍ程度である。ｎ−ＡｌＧａＮ層５５及びｎ−ＧａＮ層５６には、例えば不純物としてＳｉが１×１０17ｃｍ-3〜５×１０19ｃｍ-3程度の濃度で含有されている。
ｎ−ＡｌＧａＮ層５５及びｎ−ＧａＮ層５６には、素子分離用の溝６１が形成されており、溝１１内に素子分離絶縁膜１２が埋め込まれている。そして、ｎ−ＧａＮ層５６上に平面形状が口の字型のソース電極７１ｓが形成されている。ソース電極７１ｓは、例えばＴａ膜とその上に形成されたＡｌ膜とから構成されており、ソース電極７１ｓはｎ−ＧａＮ層５６にオーミック接合されている。
更に、ｎ−ＧａＮ層５６及びソース電極７１ｓｄを覆うＳｉＮ膜７２が形成されており、ソース電極２１ｓに囲まれた領域内においてＳｉＮ膜７２上にゲート電極７１ｇが形成されている。ＳｉＮ膜７２の厚さは、１ｎｍ〜２０００ｎｍ程度である。また、ＳｉＮ膜７２には、ソース電極７１ｓとゲート電極７１ｇとの間において開口部が形成されており、ｎ−ＧａＮ層５６のこの開口部から露出する部分にリセス部５６ａが形成されている。そして、リセス部５６ａから上方に延びるリセス電極７１ｒが形成されている。ゲート電極７１ｇ及びリセス電極７１ｒは、例えばＮｉ膜とその上に形成されたＡｕ膜とから構成されており、リセス電極７１ｒはｎ−ＧａＮ層５６にショットキー接合されている。
また、ソース電極７１ｓ及びリセス電極７１ｒは接地されている。
更に、ｎ−ＧａＮ層５１の裏面には、ドレイン電極２１ｄが形成されている。ドレイン電極７１ｄは、例えばＴａ膜とその上に形成されたＡｌ膜とから構成されており、ドレイン電極７１ｄはｎ−ＧａＮ層５１にオーミック接合されている。
このようにして、１個のＧａＮ系ＨＥＭＴが構成されている。また、このようなＧａＮ系ＨＥＭＴは、図１１に示すように、素子分離絶縁膜６２を介して１方向に配列するように設けられている。素子分離絶縁膜６２に囲まれた領域は素子領域６０となっている。ＧａＮ系ＨＥＭＴが素子分離絶縁膜６２を介して２方向に配列するようにして設けられていてもよい。
このような第３の実施形態では、ｎ−ＡｌＧａＮ層５５が、ｉ−ＧａＮ層５４（電子走行層）に電子を供給する電子供給層として機能する。ｎ−ＡｌＧａＮ層５５のバンドギャップが広いため、ｉ−ＧａＮ層５４のｎ−ＡｌＧａＮ層５５との界面近傍に深いポテンシャルウェルが形成され、ここに２次元電子ガス（２ＤＥＧ）が現れる。また、ｉ−ＡｌＮ層５２は、ｎ−ＧａＮ層５１及びドレイン電極７１ｄと、ｉ−ＧａＮ層５４を含む化合物半導体層との間を絶縁する絶縁層として機能する。なお、ｉ−ＧａＮ層５４内の２次元電子ガスが、ｎ−ＧａＮ層５１に添加されたＦｅの影響を受けにくくするために、ｉ−ＧａＮ層５４の厚さは０．５μｍ以上であることが望ましい。
上述のように、ｉ−ＧａＮ層５４の表層部には２次元電子ガスが現れるが、本実施形態では、リセス部５６ａ内に、ｎ−ＧａＮ層５６にショットキー接合されたリセス電極７１ｒが設けられ、リセス電極７１ｒが接地されている。このため、第１の実施形態と同様の理由により、リセス電極７１ｒの下方においては、ｉ−ＧａＮ層５４の表層部に２次元電子ガスが存在しない。従って、ゲート電極７１ｇに電圧が印加されずに、ゲート電極７１ｇとソース電極７１ｓとの間にほとんど電界が存在しない状態では、ソース電極７１ｓとドレイン電極７１ｄとの間にリーク電流が流れない。つまり、ノーマリーオフ動作が可能となる。また、リセス電極７１ｒの下方において、ｉ−ＧａＮ層５４の表層部に２次元電子ガスが存在しないため、ゲート電極７１ｇに従来のものよりも高い電圧を印加しなければ電流が流れなくなる。つまり、第１の実施形態と同様の理由により、閾値電圧が上昇する。
このように、第３の実施形態によれば、縦型構造においてもノーマリーオフ動作が可能となると共に、高い閾値電圧を得ることができ、また、ゲート電圧が０Ｖの時のリーク電流を低減することができる。
次に、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図１２Ａ乃至図１２Ｎは、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
先ず、図１２Ａに示すように、ｎ−ＧａＮ層５１上に、ＨＶＰＥ法によりｉ−ＡｌＮ層５２を形成する。
次いで、図１２Ｂに示すように、ｉ−ＡｌＮ層５２に開口部５２ａを形成する。開口部５２ａの形成に際しては、例えば、ｉ−ＡｌＮ層５２上に、開口部５２ａを形成する予定の領域を露出するレジストパターンを形成し、このレジストパターンをマスクとしてｉ−ＡｌＮ層５２をエッチングすればよい。その後、レジストパターンは除去する。
その後、図１２Ｃに示すように、開口部５２ａ内に、例えばＭＯＣＶＤ法によりＧａＮ層５３を形成する。
続いて、図１２Ｄに示すように、例えばＭＯＣＶＤ法により、ｉ−ＡｌＮ層５２及びＧａＮ層５３上に、ｉ−ＧａＮ層５４、ｎ−ＡｌＧａＮ層５５及びｎ−ＧａＮ層５６をこの順で形成する。
次いで、図１２Ｅに示すように、フォトリソグラフィ及びエッチングにより、ｎ−ＧａＮ層５６及びｎ−ＡｌＧａＮ層５５を貫いてｉ−ＧａＮ層５４に達する溝６１を形成する。その後、例えばプラズマＣＶＤ法により、溝６１内に素子分離絶縁膜６２を埋め込む。なお、溝６１及び素子分離絶縁膜６２の形成に代えて、Ａｒ等のイオン注入により素子分離領域を形成してもよい。
続いて、図１２Ｆに示すように、ｎ−ＧａＮ層５６上にソース電極７１ｓをリフトオフ法により形成する。ソース電極７１ｓの形成では、ソース電極７１ｓを形成する領域を開口する新たなレジストパターンを形成し、Ｔａ及びＡｌの蒸着を行い、その後、レジストパターン上に付着したＴａ及びＡｌをレジストパターンごと除去する。Ｔａ膜、Ａｌ膜の厚さは、例えば、夫々２０ｎｍ程度、２００ｎｍ程度とする。そして、窒素雰囲気中で４００℃〜１０００℃、例えば６００℃で熱処理を行い、オーミック特性を確立する。
次いで、図１２Ｇに示すように、全面に、例えばプラズマＣＶＤ法により、ＳｉＮ膜７２を形成する。
その後、図１２Ｈに示すように、リセス部５６ａを形成する領域に対応する開口部８１ａを備え、他の領域を覆うレジストパターン８１をＳｉＮ膜７２上に形成する。
続いて、図１２Ｉに示すように、レジストパターン８１をマスクとして、ＳｉＮ膜７２をエッチングすることにより、ＳｉＮ膜７２に開口部を形成し、更に、ｎ−ＧａＮ層５６の表層部のエッチングも行って、リセス部５６ａを形成する。ｎ−ＧａＮ層５６のリセス部５６ａが形成された部分の残し厚は、１０ｎｍ以下とすることが好ましく、例えば５ｎｍ〜１０ｎｍ程度とする。そして、レジストパターン８１を除去する。
次いで、図１２Ｊに示すように、ゲート電極７１ｇを形成する領域に対応する開口部８２ｇ及びリセス部５６ａを露出する開口部８２ａを備え、他の領域を覆うレジストパターン８２をＳｉＮ膜２２上に形成する。
その後、図１２Ｋに示すように、Ｎｉ及びＡｕの蒸着を行うことにより、ゲート電極７１ｇ及びリセス電極７１ｒを形成する。Ｎｉ膜、Ａｕ膜の厚さは、例えば、夫々１０ｎｍ程度、３００ｎｍ程度とする。
続いて、図１２Ｌに示すように、レジストパターン８２上に付着したＮｉ及びＡｕをレジストパターン８２ごと除去する。このように、ゲート電極７１ｇ及びリセス電極７１ｒはリフトオフ法により形成することができる。
次いで、図１２Ｍに示すように、ｎ−ＧａＮ層５１の表面側の全面に表面保護層８３を形成し、ｎ−ＧａＮ層５１の表裏を反転させる。その後、ｎ−ＧａＮ層５１の裏面の全体にドレイン電極７１ｄを形成する。
続いて、図１２Ｎに示すように、ｎ−ＧａＮ層５１の表裏を反転させ、表面保護層８３を除去する。
次いで、ソース電極２１ｓ及びリセス電極２１ｒを接地する配線等を形成する。
このようにして、第３の実施形態に係るＧａＮ系ＨＥＭＴが完成する。その後、必要に応じてパッシベーション膜及び外部電極等を形成してＧａＮ系ＨＥＭＴが集積した半導体装置を完成させる。
なお、第３の実施形態において、ｎ−ＧａＮ層５１としてｎ型の導電性ＧａＮ基板が用いられてもよい。また、導電性基板上にｎ−ＧａＮ層５１が形成されていてもよい。
また、ｎ−ＧａＮ層５６にソース電極用の開口部が形成され、この開口部内にソース電極７１ｓが形成されていてもよい。この開口部の深さに関し、ｎ−ＧａＮ層５６の一部が残っていてもよく、また、ｎ−ＡｌＧａＮ層５５の一部が除去されていてもよい。つまり、開口部の深さがｎ−ＧａＮ層５６の厚さと一致している必要はない。
また、ゲート電極７１ｇとｎ−ＧａＮ層５６とが直接接して、ゲート電極７１ｇがｎ−ＧａＮ層５６にショットキー接合されていてもよい。更に、ゲート電極７１ｇの下方においてもｎ−ＧａＮ層５６にリセス部が形成されていてもよい。即ち、ゲートリセス構造が採用されていてもよい。このようなリセス部の深さはｎ−ＧａＮ層５６の厚さと一致していてもよく、それよりも浅くてもよい。但し、このエッチングは、均一に行うことが好ましい。ゲートリセス構造が採用されている場合には、応答が高速になるため、高速動作に好適である。一方、ゲートリセス構造が採用されていない場合には、リーク電流をより確実に抑制することができる。従って、用途に応じてゲートリセス構造の採用を選択すればよい。
なお、ゲート電極、ソース電極、ドレイン電極及びリセス電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極及びリセス電極に対して熱処理を行ってもよい。また、ゲート電極及びリセス電極の材料としては、金、ニッケル、白金、銅、窒化タングステン、窒化チタン、パラジウム、コバルト、ロジウム、レニウム、イリジウムのいずれか１種又は２種以上の組み合わせが挙げられる。
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。また、リセス電極がソース電極に接続されている必要はなく、ゲート電極とは異なる電位が付与されれば、接地されている必要もない。
更に、比誘電率３以下の絶縁膜がソース電極とゲート電極との間に設けられていることが好ましい。このような絶縁膜としては、例えばポーラスＳｉＯＨ膜、フッ化カーボン膜及び有機シリカ膜等が挙げられる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
電子走行層と、
前記電子走行層上方に形成された化合物半導体層と、
前記化合物半導体層上方に形成されたソース電極、ドレイン電極及びゲート電極と、
を有し、
前記化合物半導体層の前記ソース電極と前記ドレイン電極との間の領域内で前記ゲート電極から離間した部分に凹部が形成されていることを特徴とする化合物半導体装置。
（付記２）
前記凹部は、前記ソース電極と前記ゲート電極との間の領域内に形成されていることを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記凹部内に形成されたショットキー電極を有することを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記ショットキー電極は接地されていることを特徴とする付記３に記載の化合物半導体装置。
（付記５）
前記ショットキー電極は前記ソース電極に接続されていることを特徴とする付記３又は４に記載の化合物半導体装置。
（付記６）
前記ショットキー電極には前記ゲート電極とは異なる電位が付与されることを特徴とする付記３乃至５のいずれか１項に記載の化合物半導体装置。
（付記７）
前記電子走行層と前記化合物半導体層との間に形成された電子供給層を有することを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
（付記８）
前記凹部の内面に沿って形成された絶縁膜を有することを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。
（付記９）
前記化合物半導体層の前記凹部が形成された部分の厚さは１０ｎｍ以下であることを特徴とする付記１乃至８のいずれか１項に記載の化合物半導体装置。
（付記１０）
電子走行層と、
前記電子走行層上方に形成された化合物半導体層と、
前記化合物半導体層上方に形成されたゲート電極及びソース電極と、
前記電子走行層の下方に形成されたドレイン電極と、
を有し、
前記化合物半導体層の前記ソース電極と前記ゲート電極との間の領域内に凹部が形成されていることを特徴とする化合物半導体装置。
（付記１１）
前記凹部内に形成されたショットキー電極を有することを特徴とする付記１０に記載の化合物半導体装置。
（付記１２）
前記ショットキー電極は接地されていることを特徴とする付記１１に記載の化合物半導体装置。
（付記１３）
前記ショットキー電極は前記ソース電極に接続されていることを特徴とする付記１１又は１２に記載の化合物半導体装置。
（付記１４）
前記ショットキー電極には前記ゲート電極とは異なる電位が付与されることを特徴とする付記１１乃至１３のいずれか１項に記載の化合物半導体装置。
（付記１５）
前記電子走行層と前記化合物半導体層との間に形成された電子供給層を有することを特徴とすることを特徴とする付記１０乃至１４のいずれか１項に記載の化合物半導体装置。
（付記１６）
前記凹部の内面に沿って形成された絶縁膜を有することを特徴とする付記１０乃至１５のいずれか１項に記載の化合物半導体装置。
（付記１７）
前記化合物半導体層の前記凹部が形成された部分の厚さは１０ｎｍ以下であることを特徴とする付記１０乃至１６のいずれか１項に記載の化合物半導体装置。
（付記１８）
電子走行層上方に化合物半導体層を形成する工程と、
前記化合物半導体層上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
を有し、
更に、前記化合物半導体層の前記ソース電極と前記ドレイン電極との間の領域内で前記ゲート電極から離間した部分に凹部を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
（付記１９）
電子走行層上方に化合物半導体層を形成する工程と、
前記化合物半導体層上方にゲート電極及びソース電極を形成する工程と、
前記電子走行層の下方にドレイン電極を形成する工程と、
を有し、
更に、前記化合物半導体層の前記ソース電極と前記ゲート電極との間の領域内に凹部を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
（付記２０）
前記凹部内にショットキー電極を形成する工程を有することを特徴とする付記１８又は２０に記載の化合物半導体装置の製造方法。
第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示すレイアウト図である。 リセス電極２１ｒの下方におけるエネルギ構造を示すバンド図である。 第１の実施形態におけるドレイン電流とゲート電圧との関係を示すグラフである。 第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図５Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図５Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図５Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図５Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図５Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図５Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図５Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図５Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示すレイアウト図である。 第２の実施形態におけるドレイン電流とゲート電圧との関係を示すグラフである。 第２の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図９Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図９Ｂに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示すレイアウト図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｃに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｄに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｅに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｆに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｇに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｈに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｉに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｊに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｋに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｌに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｍに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。
符号の説明
１：基板
２、３：ｉ−ＡｌＮ層
４：ＧａＮ層
５：ｉ−ＧａＮ層
６：ｎ−ＡｌＧａＮ層
７：ｎ−ＧａＮ層
７ａ：リセス部
２１ｄ：ドレイン電極
２１ｇ：ゲート電極
２１ｒ：リセス電極
２１ｓ：ソース電極
５１：ｎ−ＧａＮ層
５２：ｉ−ＡｌＮ層
５３：ＧａＮ層
５４：ｉ−ＧａＮ層
５５：ｎ−ＡｌＧａＮ層
５６：ｎ−ＧａＮ層
５６ａ：リセス部
７１ｄ：ドレイン電極
７１ｇ：ゲート電極
７１ｒ：リセス電極
７１ｓ：ソース電極

Claims (10)

  1. 電子走行層と、
    前記電子走行層上方に形成された化合物半導体層と、
    前記化合物半導体層上方に形成されたソース電極、ドレイン電極及びゲート電極と、
    を有し、
    前記化合物半導体層の前記ソース電極と前記ドレイン電極との間の領域内で前記ゲート電極から離間した部分に凹部が形成されていることを特徴とする化合物半導体装置。
  2. 前記凹部は、前記ソース電極と前記ゲート電極との間の領域内に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記凹部内に形成されたショットキー電極を有することを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記ショットキー電極は接地されていることを特徴とする請求項３に記載の化合物半導体装置。
  5. 前記ショットキー電極は前記ソース電極に接続されていることを特徴とする請求項３又は４に記載の化合物半導体装置。
  6. 電子走行層と、
    前記電子走行層上方に形成された化合物半導体層と、
    前記化合物半導体層上方に形成されたゲート電極及びソース電極と、
    前記電子走行層の下方に形成されたドレイン電極と、
    を有し、
    前記化合物半導体層の前記ソース電極と前記ゲート電極との間の領域内に凹部が形成されていることを特徴とする化合物半導体装置。
  7. 前記凹部内に形成されたショットキー電極を有することを特徴とする請求項６に記載の化合物半導体装置。
  8. 前記ショットキー電極は接地されていることを特徴とする請求項７に記載の化合物半導体装置。
  9. 電子走行層上方に化合物半導体層を形成する工程と、
    前記化合物半導体層上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
    を有し、
    更に、前記化合物半導体層の前記ソース電極と前記ドレイン電極との間の領域内で前記ゲート電極から離間した部分に凹部を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
  10. 電子走行層上方に化合物半導体層を形成する工程と、
    前記化合物半導体層上方にゲート電極及びソース電極を形成する工程と、
    前記電子走行層の下方にドレイン電極を形成する工程と、
    を有し、
    更に、前記化合物半導体層の前記ソース電極と前記ゲート電極との間の領域内に凹部を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
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