CN112837999A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

本发明涉及制造半导体器件的方法和半导体器件。该制造半导体器件的方法，包括以下步骤：通过在衬底上依次生长AlGaN层或者InAlN层、AlN层和GaN层来形成半导体堆叠；通过对半导体堆叠的表面进行干法刻蚀在半导体堆叠中形成凹部，该表面与衬底相反；在凹部中生长GaN区；以及在GaN区上形成欧姆电极；其中，在凹部的形成中，响应于凹部到达AlN层而停止干法刻蚀。

Description

制造半导体器件的方法和半导体器件
相关申请的交叉引用
本申请基于2019年11月25日提交的日本专利申请No.2019-212427并要求其优先权，其全部内容通过引用并入本文。
技术领域
本申请涉及制造半导体器件的方法和半导体器件。
背景技术
US2014/0045306A1公开了一种制造氮化物半导体器件的方法。在该制造方法中，在氮化物衬底上顺序生长n型氮化物层和p型氮化物层。然后，在p型氮化物层上形成AlN掩膜。通过在氢气氛下穿过AlN掩膜的开口刻蚀这些氮化物层，形成到达n型氮化物层的空腔。此后，在空腔内生长氮化物材料，并且在氮化物材料上形成电极。
JP2003-101149A公开了一种制造半导体器件的方法。在该制造方法中，在蓝宝石衬底上生长包括GaN缓冲层、Mg掺杂的GaN层、AlGaN层和n型GaN接触层的半导体堆叠。此后，通过将多晶金刚石衬底键合在半导体堆叠上来形成叠层。此后，将叠层置于热处理炉中，并通过在氢气氛下刻蚀而在Mg掺杂的GaN层的位置处将叠层分开。
发明内容
本公开提供了一种制造半导体器件的方法。该制造半导体器件的方法，包括以下步骤：通过在衬底上依次生长AlGaN层或InAlN层、AlN层和GaN层来形成半导体堆叠；通过从半导体堆叠的与衬底相反的表面对半导体堆叠进行干法刻蚀，在半导体堆叠中形成凹部；在凹部中生长GaN区；以及在GaN区上形成欧姆电极。其中，在凹部的形成中，响应于凹部到达AlN层而停止干法刻蚀。
本公开提供了第一半导体器件。该第一半导体器件包括：衬底；设置在衬底上的AlGaN层或InAlN层；设置在AlGaN层或InAlN层上的AlN层；设置在AlN层上的GaN层；设置在AlN层上的一对GaN区，其夹着GaN层的一部分，并且形成在AlN层的表面上；一对欧姆电极，其被设置在一对GaN区上并且与该一对GaN区中的每一个进行欧姆接触；以及在GaN层上设置在一对欧姆电极之间的栅电极。
本公开提供了第二半导体器件。该第二半导体器件包括：衬底；设置在衬底上的势垒层；设置在势垒层上的停止层；设置在停止层上的沟道层；与沟道层相邻的源区和漏区，其夹着沟道层的一部分；分别设置在源区和漏区上的源电极和漏电极；以及设置在源电极和漏电极之间的栅电极。势垒层是AlGaN层或InAlN层。停止层是AlN层。沟道层是GaN层。源区和漏区是GaN区。沟道层以及源区和漏区形成在停止层的表面上。
附图说明
图1是示出作为示例性半导体器件的高迁移率晶体管(HEMT)的结构的剖视图。
图2的A、B、C和D是示出图1所示HEMT的各个制造步骤的剖视图。
图3A是示出根据第一比较实施例的HEMT结构的剖视图。
图3B是示出根据第二比较实施例的HEMT结构的剖视图。
图4A、图4B、图4C和图4D是示出了图3B所示HEMT的各个制造步骤的剖视图。
图5是示出根据第三比较实施例的HEMT结构的剖视图。
图6A是HEMT的栅电极正下方的部分中的能带图。
图6B是一种不含AlN层的HEMT的栅电极正下方的部分中的能带图。
具体实施方式
在常规半导体器件中，存在有在氮化物半导体堆叠中形成凹部之后将选择性再生长的氮化物半导体区嵌入到凹部中的情况。例如，在使用氮化物半导体的高电子迁移率晶体管(HEMT)中，形成了包括GaN沟道层(电子供给层)和设置在GaN沟道层上的AlGaN势垒层的氮化物半导体堆叠。然后在氮化物半导体堆叠中形成到达GaN沟道层的凹部。此后，可以在凹部中生长高浓度氮化物半导体区(例如，n型GaN区)，并且可以在该区上形成欧姆电极(源电极或漏电极)。在这种HEMT中，由于氮化物半导体区与在GaN沟道层和AlGaN势垒层之间的界面附近出现的沟道区直接接触，所以可以通过氮化物半导体区减小在欧姆电极和沟道区之间的接入电阻。
例如，将使用氯基气体的反应离子刻蚀(RIE)用于形成上述凹部。然而，通过氯等离子体在GaN沟道层和AlGaN势垒层之间进行刻蚀的选择性不足，可能发生在刻蚀深度(凹部的深度)中的变化。当刻蚀深度以这种方式变化时，在欧姆电极和沟道区之间的接入电阻会变化。
根据本公开的半导体器件和半导体器件的制造方法，可以减小在欧姆电极和沟道区之间的接入电阻的变化。
下面参考附图描述本公开的制造半导体器件的方法和半导体器件的具体示例。应注意，本申请不限于这些示例，而是由权利要求指示，并且旨在包括在与权利要求等同的含义和范围内的所有修改。在以下描述中，在对附图的描述中，相同的元件由相同的附图标记表示，并且省略重复的描述。
图1是根据本实施例的示例性半导体器件，是示出高迁移率晶体管(HEMT)1的结构的剖视图。HEMT 1被构造为所谓的反向HEMT。具体地，HEMT 1包括衬底2、半导体堆叠10、栅电极31、源电极32、漏电极33、SiN层41和绝缘层42。半导体堆叠10设置在衬底2上。栅电极31、源电极32和漏电极33设置在半导体堆叠10上。SiN层41设置在栅电极31和半导体堆叠10之间。绝缘层42设置在SiN层41上并覆盖栅电极31。作为反向HEMT的应用，可以想到在高频下使用，诸如用于E波段或W波段。特别是，E波段有望应用于在移动电话之间的通信。
衬底2是例如用于生长GaN基半导体的衬底，在一个示例中，是半绝缘SiC衬底。当衬底2是SiC衬底时，衬底2的表面2a是碳面(C面)。当衬底2的表面2a为C面时，半导体堆叠10可以外延生长为氮极性(N极性)GaN。衬底2也可以不是用于外延生长的衬底。在此情况下，半导体堆叠10可以在另一衬底上生长，该衬底可从半导体堆叠10移除，且半导体堆叠10可键合到衬底2上。在这种情况下，各种材料的半绝缘衬底可以用作衬底2，例如，可使用Si衬底、SiC衬底、AlN衬底、烧结体等。
半导体堆叠10主要由氮化物半导体(特别是GaN基半导体)构成。例如，半导体堆叠10包括从衬底2侧依次设置的缓冲层11、AlGaN势垒层12(或InAlN势垒层)、AlN层13和GaN沟道层14。缓冲层11是在衬底2上外延生长的层，例如GaN层。缓冲层11在C面SiC上外延生长为N极性GaN。因此，与衬底2相反的缓冲层11的表面变为氮面(N面)，并且在衬底2侧的缓冲层11的背面变为镓面(Ga面)。缓冲层11的厚度例如在300nm或更高且在1000nm或更低的范围内，且在一个实施例中为500nm。当在另一衬底上生长缓冲层11并去除该衬底之后将缓冲层11键合到衬底2上时，可以省略缓冲层11。
AlGaN势垒层12是在缓冲层11上外延生长的AlGaN层，并且用作势垒层(电子供给层)。AlGaN势垒层12的带隙大于稍后描述的GaN沟道层14的带隙。AlGaN势垒层12的背面12a与缓冲层11接触，并且背面12a是Ga面。此外，AlGaN势垒层12的表面12b与缓冲层11相反(即，与衬底2相反)，且表面12b是N面。AlGaN势垒层12的厚度例如为20nm或更大且为40nm或更小，并且在一个实施例中为30nm。当AlGaN势垒层12是AlxGa1-xN势垒层时，Al的组分x为例如0.15或更大且为0.35或更小，并且在一个实施例中，Al的组分x为0.25。AlGaN势垒层12的导电类型例如为n型或未掺杂的(i型)。代替AlGaN势垒层12，可以设置InAlN势垒层。
AlN层13是在AlGaN势垒层12上外延生长的层，并且设置在AlGaN势垒层12和GaN沟道层14之间。当刻蚀半导体堆叠10时，AlN层13用作GaN沟道层14的刻蚀停止层。即，AlN层13具有比GaN沟道层14高的耐刻蚀性。AlN层13的背面13a与AlGaN势垒层12的前表面12b接触，并且背面13a是Ga面。此外，AlN层13的表面13b与AlGaN势垒层12相反(即，与衬底2相反)，并且表面13b是N面。AlN层13的厚度例如在0.3nm或更高且在2.0nm或更低的范围内，在一个实施例中为0.5nm。
GaN沟道层14通过AlN层13设置在AlGaN势垒层12上。GaN沟道层14是在AlN层13上外延生长的GaN层，且用作沟道层。GaN沟道层14的带隙小于AlGaN势垒层12的带隙。GaN沟道层14的背面14a与AlN层13的表面13b接触，并且背面14a是Ga面。此外，GaN沟道层14的表面14b与AlGaN势垒层12相反(即，与衬底2相反)，并且表面14b是N面。表面14b是半导体堆叠10中与衬底2相反的表面10a。GaN沟道层14的厚度例如在5nm或更大且在15nm或更小的范围内，在一个实施例中为9nm。由于它们的晶格常数的差异，在GaN沟道层14和AlGaN势垒层12之间产生应变，并且该应变在GaN沟道层14和AlGaN势垒层12之间的界面处感应压电电荷。因此，在AlGaN势垒层12侧上的GaN沟道层14的区域中生成了二维电子气(2DEG)，并且形成沟道区14c。GaN沟道层14的导电类型例如为n型或未掺杂的(i型)。
HEMT 1还包括一对GaN区22(源区和漏区)。一对GaN区22嵌入在所述半导体堆叠10中，并且在沿衬底2的表面2a的一个方向上并排设置。具体地，每个GaN区22设置在AlN层13的表面13b上，并且在一个方向上并排设置在夹着GaN沟道层14的一部分的位置处。该对GaN区22嵌入在半导体堆叠10中所形成的一对凹部21(凹入部分)中。一对凹部21从半导体堆叠10的表面10a(即，GaN沟道层14的表面14b)穿过GaN沟道层14到达AlN层13的表面13b。因此，每个凹部21的底表面到达表面13b。嵌入在每个凹部21中的每个GaN区22与所述表面13b接触并且与GaN沟道层14中的沟道区14c接触。每个凹部21通过刻蚀半导体堆叠10而形成。
GaN区22是在AlN层13的表面13b上外延生长的区域。GaN区22被设置用于降低在沟道区14c和源电极32之间的电阻值，或者在沟道区14c和漏电极33之间的电阻值。GaN区22是掺杂到在例如1×1018cm-3或更高且在1×1020cm-3或更低的范围内的高浓度n型GaN层。GaN区22的杂质浓度高于GaN沟道层14的杂质浓度和AlGaN势垒层12的杂质浓度中的每一个。每个GaN区22的表面22a与AlN层13相反(即，与衬底2相反)。表面22a设置在相对于衬底2的表面2a高于半导体堆叠10的表面10a的位置处。即，GaN区22比GaN沟道层14更厚，并从GaN沟道层14的表面14b突出。
源电极32设置在GaN区22之一(源区)的表面22a上。漏电极33设置在另一个GaN区22(漏区)的表面22a上。源电极32与一个GaN区22欧姆接触。漏电极33与另一个GaN区22欧姆接触。用作欧姆电极的源电极32和漏电极33通过合金化形成，例如，Ti(钛)层和Al(铝)层的叠层结构，或Ta(钽)层和Al(铝)层的叠层结构。源电极32和漏电极33可以在进一步将另一Ti层(或另一Ta层)层叠在Al层上之后被合金化。
SiN层41设置在所述半导体堆叠10的表面10a上。SiN层41与表面10a接触并且覆盖表面10a。SiN层41具有一对开口41a。每个开口41a对应于每个凹部21。每个GaN区22设置在每个开口41a中。在此实施例中，参考衬底2的表面2a，每一个GaN区22的表面22a高于与衬底2相反的SiN层41的表面，且每一个GaN区22从SiN层41的表面突出。
栅电极31经由SiN层41设置在半导体层堆叠10的表面10a上，并在沿着衬底2的表面2a的一个方向上设置在源电极32和漏电极33之间。栅电极31具有例如Ni(镍)层、Pd(钯)层和Au(金)层的堆叠结构。SiN层41可在栅电极31的位置处具有开口，且栅电极31可通过开口与表面10a接触。
绝缘层42为覆盖栅电极31与半导体堆叠10的保护层。绝缘层42由包括硅的绝缘材料所构成，且在一个实施例中是SiN层、SiO2层或SiON层。绝缘层42具有一对开口42a。源电极32被暴露在开口42a的一个开口中，并且漏电极33被暴露在另一个开口42a中。在开口42a的一个开口中设置连接到源电极32的布线，并且在另一个开口42a中设置连接到漏电极33的布线。
随后，将参照图2的A、B、C和D描述用于制造HEMT 1的示例性工艺。图2的A、B、C和D是示出HEMT 1的各个制造步骤的剖视图。如图2的A所示，半导体堆叠10是通过使用例如金属有机气相外延(MOCVD)方法在衬底2的表面2a上生长的。具体地，首先，在衬底2的表面2a上生长缓冲层11。缓冲层11的源气体例如为TMG(三甲基镓)和NH3(氨气)。缓冲层11的生长温度为例如1050℃。
接着，在缓冲层11上生长AlGaN势垒层12。AlGaN势垒层12的源气体是例如TMA(三甲基铝)、TMG和NH3。AlGaN势垒层12在例如1050℃生长。接着，在AlGaN势垒层12上生长AlN层13。AlN层13的源气体是例如TMA和NH3。AlN层13的生长温度例如为1100℃。接着，在AlN层13上生长GaN沟道层14。GaN沟道层14的源气体例如为TMG和NH3。GaN沟道层14的生长温度例如为1050℃。
随后，通过使用低压CVD法以及等离子体CVD法中的至少一种，沉积与半导体层堆叠10的表面10a接触的SiN层41。当使用低压CVD法时，成膜温度在例如600℃或更高且850℃或更低的范围内，且成膜压力在例如10Pa或更高且50Pa或更低的范围内。与通过等离子体CVD法形成的情况相比，通过低压CVD法形成的SiN层41变成致密的固体膜。通过低压CVD法的形成中使用的源气体例如是NH3和SiH2Cl2(二氯硅烷)。
随后，在SiN层41上形成具有开口Ma的掩膜M。此时，掩膜M的开口Ma形成在与一对凹部21(参见图1)相对应的区域中。因此，开口Ma的平面形状与所述凹部21的平面形状一致。在掩膜M形成于SiN层41上之后，SiN层41通过掩膜M的开口Ma被刻蚀。刻蚀例如为使用氟基气体的反应离子刻蚀(RIE)。通过这种刻蚀，如图2的B所示，在SiN层41中形成用于暴露半导体堆叠10的表面10a的开口41a。
随后，如图2的C所示，通过刻蚀穿过掩膜M的开口Ma，在半导体堆叠10中形成凹部21。在此工艺中，在包含H2(氢气)和NH3的混合气氛中刻蚀半导体堆叠10。该混合气氛的温度为例如900℃或更高。混合气氛的温度可以在例如950℃或更高且在1050℃或更低的范围内，并且在一个实施例中为1000℃。当混合气氛的温度为900℃或更高时，通过H2进行半导体堆叠10上的刻蚀。使用这种混合气氛的刻蚀不仅可以在用于刻蚀的炉中进行，而且可以在半导体堆叠10的生长炉中(例如MOCVD炉)进行。在这个工艺中，对半导体堆叠10的刻蚀在生长炉中执行。
以预定的流速将混合气氛中的H2和NH3供应到用于执行刻蚀的生长炉中。当H2的流速为F1且NH3的流速为F2时，F2/F1之比在例如0.8或更高且1.2或更低的范围内。可替换地，F2/F1之比可以在0.9至1.1的范围内。在一个实施例中，H2的流速(F1)为10910sccm(每分钟标准毫升)，NH3的流速(F2)为9090sccm，且F2/F1之比为1.2。
H2在AlN层13和GaN沟道层14之间具有刻蚀选择性，并且尽管GaN沟道层14被充分刻蚀，但是AlN层13的刻蚀被抑制。也就是说，对半导体堆叠10的刻蚀会响应于到达AlN层13的表面13b而停止。GaN沟道层14的刻蚀速率例如为0.1nm/sec(纳米/秒)。在这个工艺中，通过用H2刻蚀可以去除从开口Ma暴露的GaN沟道层14。因此，凹部21穿过GaN沟道层14到达AlN层13的表面13b。
随后，如图2的D所示，在凹部21中再生长GaN区22。在这个工艺中，在其中之前进行过凹部21的刻蚀的生长炉中连续地再生长GaN区22。因此，在本实施例中，通过刻蚀来形成凹部21的工艺和再生长GaN区22的工艺连续地进行。即，在通过刻蚀形成凹部21之后，在凹部21中再生长GaN区22，而不需从生长炉中取出HEMT 1。在这个工艺中，通过使用例如溅射、MOCVD或分子束外延(MBE)的方法，在凹部21的底表面上(即，在AlN层13的表面13b上)外延生长GaN区22。此时，将生长炉内的气氛设定为例如800℃的温度。n型掺杂剂为例如Si，且掺杂剂源为SiH4(硅烷)。
此外，这个工艺使用的掩膜与在通过刻蚀形成凹部21的步骤中所使用的掩膜M相同。因此，在这个工艺中，当在SiN层41上的掩膜M被留下时，GaN区22在凹部21中再生长。此时，GaN区22不仅沉积在凹部21中，而且沉积在凹部21周围的掩膜M上，并且在掩膜M上形成非晶GaN(沉积物)。接着，通过使用例如碱性腐蚀剂来去除掩膜M和形成在掩膜M上的沉积物两者。碱性腐蚀剂可以包括例如NaOH(氢氧化钠)或KOH(氢氧化钾)。
随后，在每个GaN区22的表面22a上形成图1所示的源电极32和漏电极33。在这个工艺中，首先，沉积构成源电极32和漏电极33的多个金属层(例如，Ta/Al/Ta或Ti/Al/Ti)，以便形成叠层结构。此后，对叠层结构进行热处理和合金化。热处理的温度例如在500℃或更高且在600℃或更低的范围内。接着，在源电极32与漏电极33之间的SiN层41上形成栅电极31。在这个工艺中，沉积构成栅电极31的多个金属层(例如Ni/Pa/Au)，以便形成叠层结构。
随后，在SiN层41上通过例如等离子体CVD法形成绝缘层42，并用绝缘层42覆盖栅电极31。然后，在绝缘层42上通过例如使用氟基气体的RIE法形成一对开口42a，且从各个开口42a中暴露出源电极32和漏电极33。通过上述步骤，制造了图1所示的HEMT 1。此后，如果需要，分别在源电极32和漏电极33上形成源极布线和漏极布线。
将根据具有上述结构的本实施例的HEMT 1的制造方法和HEMT 1所获得的效果与比较例所具有的问题一起进行描述。图3A是示出根据第一比较实施例的HEMT 100的结构的剖视图。与根据本实施例的HEMT 1不同，HEMT 100具有通常HEMT的结构。即，HEMT 100设置有半导体堆叠110以代替HEMT 1的半导体堆叠10，并且半导体堆叠110在衬底2的表面2a上依次具有GaN沟道层111、AlGaN势垒层112和帽盖层113。因此，在半导体堆叠110中，GaN沟道层111设置在AlGaN势垒层112下方。然后，在GaN沟道层111和AlGaN势垒层112之间的界面附近的GaN沟道层111侧上产生2DEG，并且形成沟道区111a。
图3B是示出根据第二比较实施例的HEMT 200的结构的剖视图。根据第二比较例的HEMT 200具有与根据本实施例的HEMT 1相同的反向HEMT结构。如图3B所示，在HEMT 200的半导体堆叠210中，GaN沟道层14设置在AlGaN势垒层12上，在GaN沟道层14和AlGaN势垒层12之间的界面附近的GaN沟道层14侧出现2DEG，并且形成沟道区14c。根据HEMT 200结构，可以确保在欧姆电极(源电极32或漏电极33)与沟道区14c之间的导电路径而不穿过AlGaN势垒层12，并且可以减小在每个欧姆电极与沟道区14c之间的接入电阻。
与根据本实施例的HEMT 1不同，这些HEMT 100和200不包括用作刻蚀停止层的AlN层13。这里，下面以HEMT 200为代表来描述不包括AlN层13的HEMT 100和200所共有的问题。图4A、4B、4C和4D是用于解释HEMT 200的问题的图，并且示出了HEMT 200的各个制造步骤。当制造HEMT 200时，首先，如图4A所示，在衬底2的表面2a上顺序生长缓冲层11、AlGaN势垒层12和GaN沟道层14。层11、12和14构成半导体堆叠210。SiN层41和掩膜M形成在半导体堆叠210上。接着，如图4B所示，通过使用掩膜M在SiN层41中形成开口41a。
随后，如图4C所示，通过穿过掩膜M的开口Ma进行刻蚀在半导体堆叠210中形成凹部21。在一个示例中，这个刻蚀为干法刻蚀RIE。刻蚀气体例如是氯基气体。在用于刻蚀的炉中执行刻蚀。接着，将HEMT 200从用于刻蚀的炉中转移到生长炉，如图4D所示，再生长在凹部21中的GaN区22。当在制造工艺中将HEMT 200转移到生长炉中时，通过凹部21暴露的半导体堆叠，即凹部21的内表面由于暴露于空气而被氧化和污染。因此，在凹部21中的GaN区22再生长之前，通过使用例如HF(氢氟酸水溶液)来去除在所述凹部21的内表面上生成的氧化膜和污染物。此后，通过与HEMT 1相同的制造工艺，制造图3B所示的HEMT 200。
在上述HEMT 200的制造中，在通过刻蚀形成凹部21的步骤中，如上所述通过使用氯基气体的RIE来形成凹部21。然而，在AlGaN势垒层12和GaN沟道层14之间的刻蚀选择性对氯等离子体是不足的，使得刻蚀深度(凹部21的深度)趋于变化。如图4C所示，凹部21可能到达AlGaN势垒层12，而凹部21也可能不到达AlGaN势垒层12。因此，刻蚀深度变化了，在每个GaN区22上的欧姆电极和沟道区14C之间的接入电阻发生变化。
为了减少在刻蚀深度中的变化，考虑在半导体堆叠中插入AlN层作为刻蚀停止层的结构。图5是示出根据第三比较例的HEMT 300的结构的剖视图。根据第三比较例的HEMT300具有其中AlN层114插入在根据第一比较例的HEMT 100中的结构。如图5所示，HEMT 300的半导体堆叠310具有在GaN沟道层111和AlGaN势垒层112之间的AlN层114。根据HEMT 300的结构，它被认为可以充分地确保在AlN层114和AlGaN势垒层112之间相对于氯等离子体的刻蚀选择性，使得刻蚀深度可以稳定在AlN层114的深度。
然而，在HEMT 300的结构中，AlN层114可能不用作刻蚀停止层。当形成HEMT 300的半导体堆叠310时，GaN沟道层111、AlN层114和帽盖层113依次生长在衬底2的表面2a上。此时，优选地在比生长在AlN层114下面的GaN沟道层111的温度高的温度处，例如1200℃处生长AlN层114。然而，GaN沟道层111的热阻低于AlN层114的热阻。此外，由于HEMT 300具有通常的HEMT结构，半导体堆叠件310的每一层都生长在具有低热阻的Ga面上。因此，当将生长炉设置为这样的高温时，GaN沟道层111的Ga面不能承受该高温并且容易被热解。当GaN沟道层111的Ga面被热分解时，AlN层114转变为AlGaN层，并且存在所述AlN层114不能用作刻蚀停止层的可能性。
此外，在HEMT 300的结构中，在RIE中通过凹部21暴露了AlN层114的表面114a。AlN层114的氮(N)原子从表面114a解吸。N原子的这种解吸可以降低在凹部21中生长的GaN区22的结晶度。当GaN区22的结晶度降低时，存在对在每个GaN区22的表面22a和每个欧姆电极之间的接触电阻增加以及在沟道区111a和每个欧姆电极之间的接入电阻增加的担忧。
为了解决上述问题，根据本实施例的HEMT 1具有如图1所示的具有AlN层13作为刻蚀停止层的反向HEMT的结构。在具有反向HEMT结构的HEMT 1中，GaN沟道层14经由AlN层13设置在AlGaN势垒层12上。在AlN层13下方的AlGaN势垒层12具有比GaN沟道层14更高的热阻。因此，即使用于生长半导体堆叠10的生长炉中的温度高，AlGaN势垒层12与GaN沟道层14相比也不太可能被热分解。此外，在具有反向HEMT结构的HEMT 1中，半导体堆叠10的每一层的生长表面变成N面，该N面具有比Ga面更高的热阻。因此，根据HEMT 1，可以抑制在AlN层13下方的AlGaN势垒层12的热分解，并且可以防止AlN层13转换成AlGaN层。即，AlN层13可以更可靠地用作刻蚀停止层。
然后，在包含H2的气氛中执行刻蚀以形成所述凹部21。当该气氛被设置为900℃或更高的温度时，通过H2在半导体堆叠10上进行刻蚀，并且在半导体堆叠10中形成从半导体堆叠10的表面10a穿过GaN沟道层14到达AlN层13的凹部21。由于AlN层13与GaN沟道层14相比具有高的耐刻蚀性，所以可以充分地确保在AlN层13和GaN沟道层14之间的刻蚀选择性。因此，AlN层13可以用作刻蚀停止层，并且可以使刻蚀深度(即，凹部21的深度)稳定在AlN层13的深度。结果，可以减小在每个GaN区22上形成的每个欧姆电极和沟道区14c之间的接入电阻的变化。
在此，参照图6A和6B，描述AlN层13在作为器件的HEMT 1中的功能。图6A示意性地示出了在HEMT 1的栅电极31正下方的部分中与导带能量的费米能级的差(能带图)。图6B示意性地示出了在没有AlN层13的HEMT 1的栅电极31正下方的部分中的能带图。在图6A和6B中，水平轴示出从半导体堆叠10的表面10a起的深度，而垂直轴示出了在导带的下端能级Ec和费米能级Ef之间的差。图6A和6B中的D11、D12、D13和D14的范围分别表示缓冲层11、AlGaN势垒层12、AlN层13和GaN沟道层14的存在范围。此外，在图6A和图6B中，一起示出了在GaN沟道层14中生成的2DEG的分布。
参照图6A，可以看出，在包括AlN层13(范围D13)的HEMT 1中，能带从GaN沟道层14(范围D14)向AlN沟道层13显著增加。在包括AlN层13的HEMT 1中，与没有AlN层13的HEMT 1(参见图6B)相比，在GaN沟道层14中生成的2DEG的量增加了。作为2DEG的量增加的因素，例如，AlN层13的自发极化大于在D12范围内的AlGaN势垒层12的自发极化。作为另一个因素，由于在AlN层13和GaN沟道层14之间的晶格常数差异大于在AlGaN势垒层12和GaN沟道层14之间的晶格常数差异，AlN层13的压电极化大于AlGaN势垒层12的压电极化。另外，由于HEMT1包括AlN层13，所以在GaN沟道层14和AlGaN势垒层12之间的势垒的高度(能量)变高，使得可以抑制2DEG向AlGaN势垒层12的浸出。在AlGaN势垒层12中，由于Al和Ga的两种III族原子存在于所述晶体中，所以容易由于晶体结构不均匀而发生合金散射。相反，在AlN层13中，不会发生这种合金散射。因此，在AlGaN势垒层12上设置所述AlN层13，并且如上所述抑制2DEG向AlGaN势垒层12的渗透，使得2DEG不易受到AlGaN势垒层12的合金散射的影响。这提高了2DEG的迁移率。由于可以预期这样的功能，AlN层13也可以被称为停止层。
此外，如本实施例中所述，在通过穿过掩膜M的开口Ma进行刻蚀而在半导体堆叠件10中形成凹部21之后，GaN区22可以穿过掩膜M的开口Ma而在凹部21中生长。因此，可以通过使用相同的掩膜M来通过刻蚀形成凹部21以及在凹部21中生长GaN区22两者。因此可以简化HEMT 1的制造工艺。此外，如果用于通过刻蚀形成凹部21的掩膜与用于在凹部21中生长GaN区22的掩膜不同，则在这些掩膜之间会相反于凹部21发生位置偏移。通过在这些工艺中使用相同的掩膜M，可以避免所述位置偏移。因此，可以精确地在凹部21中生长GaN区22。
此外，如在本实施例中所述，半导体堆叠10可以在包含H2和NH3的混合气氛中被刻蚀，并且该混合气氛可以被设置为900℃或更高的温度。由于在混合气氛中含有容易分离成N原子和H原子的NH3，因此在该混合气氛中可以存在N原子。N原子的存在使得可以抑制N原子从通过凹部21暴露的AlN层13的表面13b脱附。结果，可以提高AlN层13的表面13b的结晶性，并且可以提高在表面13b上生长的GaN区22的结晶性。结果，可以减小在每个欧姆电极和每个GaN区22之间的接触电阻。也就是说，可以减小在每个欧姆电极和沟道区14C之间的接入电阻。
此外，如在本实施例中，可以将其中执行刻蚀的混合气氛设置为在950℃或更高且在1050℃或更低的温度。通过将混合气氛的温度设定为1050℃或更低，可以抑制N原子从通过凹部21暴露的AlN层13的表面13b解吸的加速。此外，通过将混合气氛的温度设定为950℃或更高，可以抑制通过H2刻蚀速率的降低。
此外，如在本实施例中所述，在通过刻蚀形成凹部21的工艺中，在混合气氛中NH3的流速F2与H2的流速F1的比率F2/F1可以是在0.8或更高且在1.2或更低。因此，可以抑制N原子从AlN层13的表面13b解吸的同时，充分地获得通过H2刻蚀的速度。
此外，如在本实施例中所述，通过刻蚀形成凹部21的工艺和在凹部21中生长GaN区22的步骤可以在同一生长炉中连续进行。如上所述，这种刻蚀不限于用于刻蚀的炉，也可以在用于生长半导体堆叠10的生长炉中执行。因此，通过刻蚀形成凹部21的工艺和在凹部21中生长GaN区22的步骤可以在同一生长炉中连续执行。也就是说，可以在半导体堆叠件10中形成凹部21之后在凹部21中生长GaN区22，而无需在制造期间将HEMT 1从炉中取出。通过凹部21暴露的半导体堆叠件10，即凹部21的内表面，不能暴露于大气中。因此，在凹部21的内表面上，能够减少由于暴露于大气而引起的氧化和污染。结果，用于去除可能形成在凹部21的内表面上的氧化膜和污染物的步骤变得不必要，并且可以简化HEMT 1的制造工艺。
此外，如在本实施例中所述，在凹部21中生长GaN区22的工艺中，GaN区22可以掺杂有n型杂质。结果，可以减小在每个GaN区22上形成的每个欧姆电极和沟道区14c之间的接入电阻的增加。
由于根据本实施例的HEMT 1具有如上所述的反向HEMT的结构，AlN层13几乎不被转换成AlGaN层，并且AlN层13可以更可靠地用作刻蚀停止层。然后，由于当通过刻蚀形成凹部21时AlN层13可以用作刻蚀停止层，所以可以使刻蚀深度(即凹部21的深度)稳定在AlN层13的深度。结果，可以减小在每个GaN区22上提供的每个欧姆电极和沟道区14c之间的接入电阻的变化。
此外，如在本实施例中所述，AlGaN势垒层12的表面12b、AlN层13的表面13b和GaN沟道层14的表面14b可以是N面。结果，在反向HEMT中，每层都可以在N面上生长，并且GaN沟道层14可以形成在AlGaN势垒层12上。此外，如上所述，由于N面比Ga面更不容易热分解，因此可以进一步抑制AlN层13通过AlGaN势垒层12的热分解而转化成AlGaN层。因此，AlN层13可以更可靠地用作刻蚀停止层。结果，可以更可靠地减小在每个欧姆电极和沟道区14c之间的接入电阻的变化。
根据本公开的半导体器件以及制造半导体器件的方法不限于上述实施例，并且各种其它修改是可能的。例如，在上述实施例中，用于刻蚀凹部的混合气氛可包括除了H2和NH3之外的其它原材料。此外，通过刻蚀形成凹部的步骤和在凹部中生长GaN区的步骤可以分别在彼此不同的炉中进行。在凹部中生长GaN区的工艺中所使用的掩膜可以与在通过刻蚀形成凹部的步骤中所使用的掩膜不同。在上述实施例中，本申请应用于HEMT。然而，本申请可以应用于除了HEMT之外的晶体管，并且可以应用于除了晶体管之外的半导体器件(具体地，氮化物半导体器件)。

Claims (12)

1.一种制造半导体器件的方法，包括以下步骤：
通过在衬底上依次生长AlGaN层或者InAlN层、AlN层和GaN层来形成半导体堆叠；
通过从其表面对所述半导体堆叠进行干法刻蚀，在所述半导体堆叠中形成凹部，所述表面与所述衬底相反；
在所述凹部中生长GaN区；以及
在所述GaN区上形成欧姆电极，
其中，在所述凹部的所述形成中，响应于所述凹部到达所述AlN层而停止所述干法刻蚀。
2.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
在所述半导体堆叠的所述形成之后并且在所述凹部的所述形成之前，在所述半导体堆叠的所述表面上形成掩膜，所述掩膜具有对应于所述凹部的开口，
其中，在所述凹部的所述形成中，通过穿过所述掩膜的所述开口对所述半导体堆叠进行所述干法刻蚀，在所述半导体堆叠中形成所述凹部，以及
其中，在生长所述GaN区的所述步骤中，在穿过所述掩膜的所述开口而暴露的所述凹部中生长所述GaN区。
3.根据权利要求1或2所述的制造半导体器件的方法，其中，在所述凹部的所述形成中，在包含H2和NH3的混合气氛中对所述半导体堆叠进行干法刻蚀，并且将所述混合气氛设定在900℃或更高。
4.根据权利要求3所述的制造半导体器件的方法，其中，在所述凹部的所述形成中，所述混合气氛被设定为950℃或更高且为1050℃或更低的温度。
5.根据权利要求3或4所述的制造半导体器件的方法，其中，在所述凹部的所述形成中，在所述混合气氛中NH3的流速F2与H2的流速F1之比F2/F1为0.8或更大且为1.2或更小。
6.根据权利要求1或2所述的制造半导体器件的方法，其中，在同一炉中进行所述凹部的所述形成和所述GaN区的所述生长。
7.根据权利要求6所述的制造半导体器件的方法，其中，连续地进行所述凹部的所述形成和所述GaN区的所述生长。
8.根据权利要求1至7中的任一项所述的制造半导体器件的方法，其中，所述GaN区的所述生长是用n型杂质掺杂所述GaN区。
9.根据权利要求1至8中的任一项所述的制造半导体器件的方法，其中，所述欧姆电极是晶体管的源电极或漏电极。
10.一种半导体器件，包括：
衬底；
设置在所述衬底上的AlGaN层或者InAlN层；
设置在所述AlGaN层或者所述InAlN层上的AlN层；
设置在所述AlN层上的GaN层；
设置在所述AlN层上的一对GaN区，所述一对GaN区夹着所述GaN层的一部分，并且被形成在所述AlN层的表面上；
一对欧姆电极，所述一对欧姆电极被设置在所述一对GaN区上，并且与所述一对GaN区中的每一个欧姆接触；以及
在所述GaN层上的所述一对欧姆电极之间设置栅电极。
11.根据权利要求10所述的器件，其中，所述AlGaN层或者所述InAlN层、所述AlN层和所述GaN层的与所述衬底相反的每个表面是N极性表面。
12.一种半导体器件，包括：
衬底；
设置在所述衬底上的势垒层；
设置在所述势垒层上的停止层；
设置在所述停止层上的沟道层；
与所述沟道层相邻的源区和漏区，所述源区和所述漏区夹着所述沟道层的一部分；
分别设置在所述源区和所述漏区上的源电极和漏电极；以及
设置在所述源电极和所述漏电极之间的栅电极，
其中，所述势垒层是AlGaN层或者InAlN层，所述停止层是AlN层，所述沟道层是GaN层，所述源区和所述漏区是GaN区，以及
其中，所述沟道层以及所述源区和所述漏区形成在所述停止层的表面上。
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