JP6293394B1 - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

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Abstract

本願明細書に開示される技術は、高周波特性を劣化させず、ゲートリーク電流を低減することができる半導体装置に関する技術を提供することを目的とするものである。本願明細書に開示される技術に関する半導体装置は、窒化物半導体層（６）と、窒化物半導体層（６）の上面に部分的に形成される第１の絶縁膜（１）と、第１の絶縁膜（１）に覆われずに露出した窒化物半導体層（６）の上面に下面の少なくとも一部が接触して形成されるゲート電極（３）とを備え、第１の絶縁膜（１）は、ゲート電極（３）の側面に接触して形成され、第１の絶縁膜（１）には、遷移金属が混入する。

Description

本願明細書に開示される技術は、半導体装置、および、半導体装置の製造方法に関するものである。
従来の半導体装置においては、たとえば、特許文献１（特開２００６−１６５３１４号公報）に開示されるように、ゲートリーク電流を低減するため、オフ耐圧を向上させるため、および、周波数が分散することを抑制するために、ゲート電極と接触する半導体層の表面に不純物をドーピングしている。
また、電流コラプスを抑制するために、たとえば、特許文献２（特開２０１６−１８１６３１号公報）に開示されるように、半導体層とゲート金属との間に、不純物をドーピングすることによって酸化物絶縁膜、すなわち、保護膜を形成している。
特開２００６−１６５３１４号公報 特開２０１６−１８１６３１号公報
たとえば、特許文献１（特開２００６−１６５３１４号公報）に開示された半導体装置は、半導体層の表面とゲート電極との間に不純物がドーピングされることによって当該箇所に窒化物半導体層が形成されているが、このような構成である場合には、しきい値電圧の変動および２次元電子ガス濃度の変動に対処し、かつ、エピタキシャル選択成長を制御する必要がある。そのため、所望の特性に対する特性のバラつきが発生する可能性が大きい。
また、上記の構成において窒化物半導体層を形成する場合には、ゲート長、または、ソース−ドレイン間距離などにも制限がかかる可能性が高い。
また、たとえば、特許文献２（特開２０１６−１８１６３１号公報）に開示された半導体装置は、パワーデバイスとしての用途が想定されているため、ノーマリーオフ動作をするデバイスとなる。当該半導体装置においては、電流コラプスを抑制するために、半導体層とゲート電極との間に、不純物をドーピングすることによって酸化物絶縁膜、すなわち、保護膜が形成されている。
しかしながら、上記の構成において酸化物絶縁膜を形成する場合には、最大電流値の低下、または、しきい値電圧の上昇が伴う。そのため、半導体装置を高周波用途として使用する際には、高効率、かつ、高出力な特性が低下することがある。
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、高周波特性を劣化させず、ゲートリーク電流を低減することができる半導体装置に関する技術を提供することを目的とするものである。
本願明細書に開示される技術の第１の態様は、窒化物半導体層と、前記窒化物半導体層の上面に部分的に形成される第１の絶縁膜と、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触して形成されるゲート電極とを備え、前記第１の絶縁膜は、前記ゲート電極の側面に接触して形成され、前記第１の絶縁膜には、遷移金属が混入し、前記第１の絶縁膜には、遷移金属が１重量％以下で混入する。
また、本願明細書に開示される技術の第２の態様は、窒化物半導体層と、前記窒化物半導体層の上面に部分的に形成される第１の絶縁膜と、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触して形成されるゲート電極とを備え、前記第１の絶縁膜は、前記ゲート電極の側面に接触して形成され、前記第１の絶縁膜には、遷移金属が混入し、前記第１の絶縁膜には、Ｉｎがさらに混入する。
本願明細書に開示される技術の第３の態様は、半導体基板上に窒化物半導体層をエピタキシャル成長させ、前記窒化物半導体層の上面に、第１の絶縁膜を部分的に形成し、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触し、かつ、前記第１の絶縁膜に側面が接触するように、ゲート電極を形成し、前記第１の絶縁膜内に、遷移金属を混入させ、前記ゲート電極を形成した後に、前記第１の絶縁膜内に遷移金属を混入させる。
また、本願明細書に開示される技術の第４の態様は、半導体基板上に窒化物半導体層をエピタキシャル成長させ、前記窒化物半導体層の上面に、第１の絶縁膜を部分的に形成し、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触し、かつ、前記第１の絶縁膜に側面が接触するように、ゲート電極を形成し、前記第１の絶縁膜内に、遷移金属を混入させ、遷移金属混入液の塗布および熱拡散によって、前記第１の絶縁膜内に遷移金属を混入させる。
また、本願明細書に開示される技術の第５の態様は、半導体基板上に窒化物半導体層をエピタキシャル成長させ、前記窒化物半導体層の上面に、第１の絶縁膜を部分的に形成し、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触し、かつ、前記第１の絶縁膜に側面が接触するように、ゲート電極を形成し、前記第１の絶縁膜内に、遷移金属を混入させ、前記第１の絶縁膜内に、遷移金属を１重量％以下で混入させる。
本願明細書に開示される技術の第１の態様は、窒化物半導体層と、前記窒化物半導体層の上面に部分的に形成される第１の絶縁膜と、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触して形成されるゲート電極とを備え、前記第１の絶縁膜は、前記ゲート電極の側面に接触して形成され、前記第１の絶縁膜には、遷移金属が混入し、前記第１の絶縁膜には、遷移金属が１重量％以下で混入するものである。このような構成によれば、高周波特性を劣化させずに、ゲートリーク電流を低減することができる。具体的には、第１の絶縁膜に混入している遷移金属が、窒化物半導体層と第１の絶縁膜との界面および当該界面近傍の第１の絶縁膜内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
また、本願明細書に開示される技術の第２の態様は、窒化物半導体層と、前記窒化物半導体層の上面に部分的に形成される第１の絶縁膜と、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触して形成されるゲート電極とを備え、前記第１の絶縁膜は、前記ゲート電極の側面に接触して形成され、前記第１の絶縁膜には、遷移金属が混入し、前記第１の絶縁膜には、Ｉｎがさらに混入する。このような構成によれば、高周波特性を劣化させずに、ゲートリーク電流を低減することができる。具体的には、第１の絶縁膜に混入している遷移金属が、窒化物半導体層と第１の絶縁膜との界面および当該界面近傍の第１の絶縁膜内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
本願明細書に開示される技術の第３の態様は、半導体基板上に窒化物半導体層をエピタキシャル成長させ、前記窒化物半導体層の上面に、第１の絶縁膜を部分的に形成し、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触し、かつ、前記第１の絶縁膜に側面が接触するように、ゲート電極を形成し、前記第１の絶縁膜内に、遷移金属を混入させ、前記ゲート電極を形成した後に、前記第１の絶縁膜内に遷移金属を混入させる。このような構成によれば、高周波特性を劣化させずに、ゲートリーク電流を低減することができる。具体的には、第１の絶縁膜に混入している遷移金属が、窒化物半導体層と第１の絶縁膜との界面および当該界面近傍の第１の絶縁膜内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
また、本願明細書に開示される技術の第４の態様は、半導体基板上に窒化物半導体層をエピタキシャル成長させ、前記窒化物半導体層の上面に、第１の絶縁膜を部分的に形成し、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触し、かつ、前記第１の絶縁膜に側面が接触するように、ゲート電極を形成し、前記第１の絶縁膜内に、遷移金属を混入させ、遷移金属混入液の塗布および熱拡散によって、前記第１の絶縁膜内に遷移金属を混入させる。このような構成によれば、高周波特性を劣化させずに、ゲートリーク電流を低減することができる。具体的には、第１の絶縁膜に混入している遷移金属が、窒化物半導体層と第１の絶縁膜との界面および当該界面近傍の第１の絶縁膜内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
また、本願明細書に開示される技術の第５の態様は、半導体基板上に窒化物半導体層をエピタキシャル成長させ、前記窒化物半導体層の上面に、第１の絶縁膜を部分的に形成し、前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触し、かつ、前記第１の絶縁膜に側面が接触するように、ゲート電極を形成し、前記第１の絶縁膜内に、遷移金属を混入させ、前記第１の絶縁膜内に、遷移金属を１重量％以下で混入させる。このような構成によれば、高周波特性を劣化させずに、ゲートリーク電流を低減することができる。具体的には、第１の絶縁膜に混入している遷移金属が、窒化物半導体層と第１の絶縁膜との界面および当該界面近傍の第１の絶縁膜内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置としての電界効果トランジスタの構成を概略的に例示する断面図である。 実施の形態に関する、電界効果トランジスタの別の構成を概略的に例示する断面図である。 実施の形態に関する、遷移金属を混入させていない絶縁膜を備える素子のラザフォード後方散乱分光法による分析結果を例示する図である。 実施の形態に関する、Ｉｎおよび遷移金属であるＣｕをそれぞれ１重量％以下で混入させた絶縁膜を備える素子のＲＢＳによる分析結果を例示する図である。 実施の形態に関する、遷移金属を混入させていない絶縁膜を備える素子を用いた場合の、ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性およびゲート電流（Ｉｇ）−ゲート電圧（Ｖｇ）特性を例示する図である。 実施の形態に関する、Ｉｎおよび遷移金属であるＣｕをそれぞれ１重量％以下で混入させた絶縁膜を備える素子を用いた場合の、ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性およびゲート電流（Ｉｇ）−ゲート電圧（Ｖｇ）特性を例示する図である。 実施の形態に関する、電界効果トランジスタの構成を概略的に例示する断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。
＜半導体装置の構成について＞
図１は、本実施の形態に関する半導体装置としての電界効果トランジスタの構成を概略的に例示する断面図である。図１に例示されるように電界効果トランジスタは、半導体基板１０と、バッファ層９と、チャネル層７と、バリア層６と、複数のオーミック電極４と、絶縁膜１と、ショットキー電極３と、ゲート保護膜２と、配線電極５とを備える。
半導体基板１０は、Ｓｉ、ＳｉＣおよびＧａＮのうちのいずれか１つで構成される基板である。半導体基板１０は、良好な高周波特性を得るため、比抵抗率が１×１０７Ωｃｍ以上であることが望ましい。
Ａｌ１−ｘＧａｘＮ核形成層（ｘ≦１）であるバッファ層９は、半導体基板１０の上面に形成される。ＧａＮのエピタキシャル成長によって形成されるチャネル層７は、バッファ層９の上面に形成される。ここで、チャネル層７の一部または全部に、ＣまたはＦｅなどの不純物がドーピングされてもよい。
チャネル層７の上面には、単一の組成または複数の組成の積層構造からなるバリア層６が形成される。バリア層６は、Ａｌ１−ｘＧａｘＮ（ｘ≦１）で構成される。
ここで、チャネル層７の表層には、高オフ耐圧、かつ、低ゲートリーク電流である窒化ガリウム系の高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）、すなわち、ＧａＮ−ＨＥＭＴに特有の２次元電子ガス層８が生じる。
ソース電極またはドレイン電極である複数のオーミック電極４は、バリア層６の上面にそれぞれ部分的に形成される。オーミック電極４は、たとえば、蒸着法またはスパッタ法などによってそれぞれ形成される。
絶縁膜１は、バリア層６の上面およびそれぞれのオーミック電極４の上面に跨り、かつ、バリア層６の上面において部分的に形成される。
ゲート電極であるショットキー電極３は、絶縁膜１の上面およびバリア層６の上面に跨って、部分的に形成される。ショットキー電極３の下面は、絶縁膜１に覆われずに露出しているバリア層６の上面に、少なくとも一部が接触して形成される。ここで、ショットキー電極３は、バリア層６の上面のみを覆って形成されてもよい。すなわち、ショットキー電極３は、絶縁膜１の上面には形成されていなくてもよい。なお、ショットキー電極３は、ドライエッチングまたはウェットエッチングによって加工される。
絶縁膜１は、ゲート電極であるショットキー電極３の側面の一部、および、バリア層６に接触するように形成される。
ショットキー電極３を構成する材料としては、たとえば、Ｐｔ、Ｔｉ、Ｎｉ、Ｔａ、ＡｕおよびＡｌのうちのいずれか２つ以上の金属を含むものとする。なお、半導体層に接触する部分の金属層としては、Ｐｔ、ＮｉおよびＴａのうちのいずれかであることが望ましい。
ゲート保護膜２は、絶縁膜１の上面およびショットキー電極３の上面に跨って形成される。配線電極５は、ゲート保護膜２の上面およびオーミック電極４の上面に跨って、部分的に形成される。
ショットキー電極３の直下には絶縁膜などの膜が形成されておらず、バリア層６の直上にゲート電極であるショットキー電極３が形成される。なお、図１に例示される構成では、ショットキー電極３とバリア層６との間の一部に、絶縁膜１が挟まれて位置する。
絶縁膜１は、ショットキー電極３と接触する。また、絶縁膜１は、バリア層６の上面と接触して形成される。また、絶縁膜１は、たとえば、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、ＭｏおよびＺｒのうちのいずれかの元素の酸化物または窒化物（たとえば、ＳｉＮなど）である。
絶縁膜１は、ＣＶＤ法、スパッタ法または原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＡＬＤ）法を用いて形成される。また、絶縁膜１の膜中には、Ｃｕなどの遷移金属およびＩｎが１重量％以下で混入している。なお、絶縁膜１に混入する金属は、遷移金属であるＣｕのみであってもよい。
ここで、絶縁膜１に混入する遷移金属としては、たとえば、Ｎｉ、Ｚｎ、Ｆｅ、ＣｒおよびＴｉなども想定することができる。
図２は、本実施の形態に関する電界効果トランジスタの別の構成を概略的に例示する断面図である。図２に例示されるように電界効果トランジスタは、半導体基板１０と、バッファ層９と、チャネル層７と、バリア層６と、キャップ層１１と、複数のオーミック電極４と、絶縁膜１と、ショットキー電極３と、ゲート保護膜２と、配線電極５とを備える。
チャネル層７の上面にはバリア層６が形成される。そして、バリア層６の上面には、ＧａＮからなるキャップ層１１が形成される。ここで、キャップ層１１の厚さは、たとえば、１０ｎｍ以下である。
キャップ層１１の上面に、複数のオーミック電極４がそれぞれ部分的に形成される。絶縁膜１は、キャップ層１１の上面およびそれぞれのオーミック電極４の上面に跨り、かつ、キャップ層１１の上面に部分的に形成される。
ショットキー電極３は、絶縁膜１の上面およびキャップ層１１の上面に跨って、部分的に形成される。ショットキー電極３の下面は、絶縁膜１に覆われずに露出しているキャップ層１１の上面に、少なくとも一部が接触して形成される。ここで、ショットキー電極３は、キャップ層１１の上面のみを覆って形成されてもよい。すなわち、ショットキー電極３は、絶縁膜１の上面には形成されていなくてもよい。
ここで、絶縁膜１は、ショットキー電極３の側面の一部、および、キャップ層１１に接触するように形成される。
ゲート保護膜２は、絶縁膜１の上面およびショットキー電極３の上面に跨って形成される。配線電極５は、ゲート保護膜２の上面およびオーミック電極４の上面に跨って、部分的に形成される。
ショットキー電極３の直下には絶縁膜などの膜が形成されておらず、キャップ層１１の直上にゲート電極であるショットキー電極３が形成される。なお、図２に例示される構成では、ショットキー電極３とキャップ層１１との間の一部に、絶縁膜１が挟まれて位置する。
絶縁膜１は、ショットキー電極３と接触する。また、絶縁膜１は、キャップ層１１の上面に形成される。また、絶縁膜１は、たとえば、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、ＭｏおよびＺｒのうちのいずれかの元素の酸化物または窒化物である。
絶縁膜１は、ＣＶＤ法、スパッタ法またはＡＬＤ法を用いて形成される。また、絶縁膜１の膜中には、Ｃｕなどの遷移金属およびＩｎが１重量％以下で混入している。なお、絶縁膜１に混入する金属は、遷移金属であるＣｕのみであってもよい。
図２に例示されるように、バリア層６とショットキー電極３との間にキャップ層１１が形成されていてもよい。
図３は、遷移金属を混入させていない絶縁膜を備える素子のラザフォード後方散乱分光法（Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ、すなわち、ＲＢＳ）による分析結果を例示する図である。一方で図４は、Ｉｎおよび遷移金属であるＣｕをそれぞれ１重量％以下で混入させた絶縁膜１を備える素子のＲＢＳによる分析結果を例示する図である。
図３および図４を用いて、Ｉｎおよび遷移金属であるＣｕをそれぞれ１重量％以下で混入させた絶縁膜１を備える素子のＲＢＳ分析結果と、遷移金属を混入させていない絶縁膜を備える素子のＲＢＳ分析結果とを比較する。
図３および図４において、横軸は、後方散乱されたときのエネルギー［ｋｅＶ］を示し、縦軸は対応する収量［ｃｏｕｎｔ］を示す。また、図３および図４においては、計測値３２（実線）と、全体のシミュレーション値３４（実線）と、Ｓｉのシミュレーション値３６（点線）と、Ｎのシミュレーション値３８（点線）と、Ａｒのシミュレーション値４０（点線）と、Ｃのシミュレーション値４２（点線）と、補正線４４（点線）とがそれぞれ示されている。さらに、図４においては、Ｃｕのシミュレーション値４６（点線）と、Ｉｎのシミュレーション値４８（点線）とがそれぞれ示されている。なお、ここで用いられる絶縁膜は、いずれも、電子サイクロン共鳴（ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ、すなわち、ＥＣＲ）によって形成されたものである。
図３と図４とを比較することによって、図４においては、Ｉｎおよび遷移金属であるＣｕが後方散乱されることによって、１８００ｋｅＶから２１００ｋｅＶ付近にそれぞれに対応するピークが形成されていることが分かる。
一方で、ゲート保護膜２は、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、ＭｏおよびＺｒのうちのいずれかの元素の酸化物または窒化物であればよい。ゲート保護膜２は、絶縁膜１の同様に、たとえば、ＣＶＤ法、スパッタ法またはＡＬＤ法を用いて形成される。
上記の構成によれば、絶縁膜１に混入している遷移金属が、バリア層６を構成するＡｌ１−ｘＧａｘＮ（ｘ≦１）またはキャップ層１１を構成するＧａＮなどのIII−Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、トンネル電流などが起因となって生じるゲートリーク電流を低減することができる。
また、上記の構成によれば、従来構造に比べて、トランジスタ動作におけるオフ耐圧を向上させることができる。
図５は、遷移金属を混入させていない絶縁膜を備える素子を用いた場合の、ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性およびゲート電流（Ｉｇ）−ゲート電圧（Ｖｇ）特性を例示する図である。一方で図６は、Ｉｎおよび遷移金属であるＣｕをそれぞれ１重量％以下で混入させた絶縁膜１を備える素子を用いた場合の、ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性およびゲート電流（Ｉｇ）−ゲート電圧（Ｖｇ）特性を例示する図である。
図５および図６において、縦軸はドレイン電流（Ｉｄ）およびゲート電流（−Ｉｇ）［Ａ／ｍｍ］を示し、横軸はゲート電圧［Ｖ］を示す。また、図５および図６においては、ドレイン電流５２（四角）と、ゲート電流５４（三角）とがそれぞれ示されている。
図５と図６とを比較することによって、図６においては、Ｉｄ−Ｖｇ特性およびＩｇ−Ｖｇ特性が改善していることが分かる。具体的には、図６においては、オフ状態におけるゲート電流が低下しており、ゲートリーク電流が低減されていることが分かる。
＜第２の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の製造方法について＞
図１または図２における絶縁膜１には、絶縁膜１の成膜処理の前または後に、スピンコーターなどによって遷移金属混入液の塗布および熱拡散が行われてもよい。また、絶縁膜１の成膜後における熱拡散法は、ゲート電極であるショットキー電極３の形成後に実施されてもよい。
上記のような方法で絶縁膜１が形成された場合であっても、本実施の形態に関する半導体装置は、第１の実施の形態における場合と同等の作用および効果を発揮することができる。
また、絶縁膜１をスパッタ法、ＣＶＤ法またはＡＬＤ法によって形成する際に、絶縁膜１内に遷移金属を混入させることができる。
その一方で、絶縁膜１を成膜した後で、かつ、ショットキー電極３を形成した後で遷移金属のドーピングを行うことも可能である。このような方法によれば、ゲート電極であるショットキー電極３の直下のバリア層６またはキャップ層１１に遷移金属が混入することを抑制することができる。したがって、良好なショットキー特性を維持することができる。
＜第３の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図７は、本実施の形態に関する電界効果トランジスタの構成を概略的に例示する断面図である。図７に例示されるように、絶縁膜１の上面に、積層膜であり、かつ、絶縁膜１と同一または異なる絶縁膜１２が成膜される。なお、図７に例示される構造では、キャップ層１１も形成される。
図７に例示されるように電界効果トランジスタは、半導体基板１０と、バッファ層９と、チャネル層７と、バリア層６と、キャップ層１１と、複数のオーミック電極４と、絶縁膜１と、絶縁膜１２と、ショットキー電極３と、ゲート保護膜２と、配線電極５とを備える。
図７に例示されるように、チャネル層７の上面にはバリア層６が形成される。そして、バリア層６の上面には、ＧａＮからなるキャップ層１１が形成される。
キャップ層１１の上面に、複数のオーミック電極４がそれぞれ部分的に形成される。絶縁膜１は、キャップ層１１の上面およびそれぞれのオーミック電極４の上面に跨り、かつ、バリア層６の上面に部分的に形成される。絶縁膜１２は、絶縁膜１を覆って形成される。
ショットキー電極３は、絶縁膜１２の上面およびキャップ層１１の上面に跨って、部分的に形成される。ショットキー電極３の下面は、絶縁膜１および絶縁膜１２に覆われずに露出しているキャップ層１１の上面に少なくとも一部が接触して形成される。ここで、ショットキー電極３は、キャップ層１１の上面のみを覆って形成されてもよい。すなわち、ショットキー電極３は、絶縁膜１２の上面には形成されていなくてもよい。
ここで、絶縁膜１は、ショットキー電極３の側面の一部、および、キャップ層１１に接触するように形成される。
ゲート保護膜２は、絶縁膜１２の上面およびショットキー電極３の上面に跨って形成される。配線電極５は、ゲート保護膜２の上面およびオーミック電極４の上面に跨って、部分的に形成される。
ショットキー電極３の直下には絶縁膜などの膜が形成されておらず、キャップ層１１の直上にゲート電極であるショットキー電極３が形成される。なお、図７に例示される構成では、ショットキー電極３とキャップ層１１との間の一部に、絶縁膜１および絶縁膜１２が挟まれて位置する。
本実施の形態に関する半導体装置の構成によれば、絶縁膜１２が形成されることによって、ゲート電極であるショットキー電極３における電界緩和効果を増幅させることができる。そうすることによって、ゲートリーク電流を低減させることができる。
また、遷移金属が混入している絶縁膜１とゲート保護膜２との間に絶縁膜１２が形成されることによって、ゲート保護膜２への遷移金属の混入を抑制することができる。そうすることによって、耐湿性などを向上させることもできる。
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果を例示する。なお、以下の説明においては、以上に記載された実施の形態に例示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置は、窒化物半導体層と、第１の絶縁膜と、ゲート電極とを備える。ここで、窒化物半導体層は、たとえば、バリア層６に対応するものである。また、第１の絶縁膜は、たとえば、絶縁膜１に対応するものである。また、ゲート電極は、たとえば、ショットキー電極３に対応するものである。絶縁膜１は、バリア層６の上面に部分的に形成される。ショットキー電極３の下面は、絶縁膜１に覆われずに露出したバリア層６の上面に、少なくとも一部が接触して形成される。ここで、絶縁膜１は、ショットキー電極３の側面に接触して形成される。また、絶縁膜１には、遷移金属が混入する。
このような構成によれば、高周波特性を劣化させずに、ゲートリーク電流を低減することができる。具体的には、絶縁膜１に混入している遷移金属が、バリア層６を構成するＡｌ１−ｘＧａｘＮ（ｘ≦１）またはキャップ層１１を構成するＧａＮなどのIII−Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
また、以上に記載された実施の形態によれば、絶縁膜１には、遷移金属が１重量％以下で混入する。このような構成によれば、絶縁膜１に混入している遷移金属が、III−Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。
また、以上に記載された実施の形態によれば、絶縁膜１には、遷移金属としてＣｕ、Ｎｉ、Ｚｎ、Ｆｅ、ＣｒおよびＴｉのうちの少なくともいずれかが混入する。このような構成によれば、絶縁膜１に混入しているこれらの遷移金属が、III−Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
また、以上に記載された実施の形態によれば、絶縁膜１には、Ｉｎがさらに混入する。このような構成によれば、絶縁膜１に混入している遷移金属およびＩｎが、III−Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。
また、以上に記載された実施の形態によれば、絶縁膜１は、Ｓｉ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、ＭｏおよびＺｒのうちの少なくともいずれかの元素の酸化物または窒化物である。このような構成によれば、絶縁膜１に混入している遷移金属が、III−Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。
また、以上に記載された実施の形態によれば、半導体装置は、バリア層６の上面に形成されるＧａＮからなるキャップ層１１を備える。そして、絶縁膜１は、キャップ層１１の上面に部分的に形成される。また、ショットキー電極３の下面は、絶縁膜１に覆われずに露出したキャップ層１１の上面に、少なくとも一部が接触して形成される。このような構成によれば、絶縁膜１に混入している遷移金属が、キャップ層１１を構成するＧａＮなどのIII−Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
また、以上に記載された実施の形態によれば、半導体装置は、絶縁膜１を覆って形成される第２の絶縁膜を備える。ここで、第２の絶縁膜は、たとえば、絶縁膜１２に対応するものである。そして、ショットキー電極３の下面は、絶縁膜１および絶縁膜１２に覆われずに露出したバリア層６またはキャップ層１１の上面に少なくとも一部が接触して形成される。このような構成によれば、絶縁膜１２が形成されることによって、ゲート電極であるショットキー電極３における電界緩和効果を増幅させることができる。そうすることによって、ゲートリーク電流を低減させることができる。また、遷移金属が混入している絶縁膜１とゲート保護膜２との間に絶縁膜１２が形成されることによって、ゲート保護膜２への遷移金属の混入を抑制することができる。そうすることによって、耐湿性などを向上させることもできる。
以上に記載された実施の形態によれば、半導体装置の製造方法において、半導体基板１０上にバリア層６をエピタキシャル成長させる。そして、バリア層６の上面に、絶縁膜１を部分的に形成する。そして、絶縁膜１に覆われずに露出したバリア層６の上面に下面の少なくとも一部が接触し、かつ、絶縁膜１に側面が接触するように、ショットキー電極３を形成する。そして、絶縁膜１内に、遷移金属を混入させる。
このような構成によれば、高周波特性を劣化させずに、ゲートリーク電流を低減することができる。具体的には、絶縁膜１に混入している遷移金属が、Ａｌ１−ｘＧａｘＮ（ｘ≦１）またはＧａＮなどのIII−Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
また、以上に記載された実施の形態によれば、ショットキー電極３を形成した後に、絶縁膜１内に遷移金属を混入させる。このような構成によれば、ゲート電極であるショットキー電極３の直下のバリア層６またはキャップ層１１に遷移金属が混入することを抑制することができる。したがって、良好なショットキー特性を維持することができる。
また、以上に記載された実施の形態によれば、絶縁膜１をスパッタ法、ＣＶＤ法またはＡＬＤ法によって形成する際に、絶縁膜１内に遷移金属を混入させる。このような構成によれば、絶縁膜１に混入している遷移金属が、III−Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
また、以上に記載された実施の形態によれば、遷移金属が混入された遷移金属混入液の塗布および熱拡散によって、絶縁膜１内に遷移金属を混入させる。このような構成によれば、絶縁膜１に混入している遷移金属が、III−Ｖ族半導体と絶縁膜１との界面および当該界面近傍の絶縁膜１内に表面欠陥および準位を形成する。そして、形成された表面欠陥および準位に正孔または電子がトラップされることによって、ゲートリーク電流を低減することができる。
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
１，１２ 絶縁膜、２ ゲート保護膜、３ ショットキー電極、４ オーミック電極、５ 配線電極、６ バリア層、７ チャネル層、８ ２次元電子ガス層、９ バッファ層、１０ 半導体基板、１１ キャップ層、３２ 計測値、３４，３６，３８，４０，４２ シミュレーション値、４４ 補正線、５２ ドレイン電流、５４ ゲート電流。

Claims (5)

  1. 窒化物半導体層と、
    前記窒化物半導体層の上面に部分的に形成される第１の絶縁膜と、
    前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触して形成されるゲート電極とを備え、
    前記第１の絶縁膜は、前記ゲート電極の側面に接触して形成され、
    前記第１の絶縁膜には、遷移金属が混入し、
    前記第１の絶縁膜には、遷移金属が１重量％以下で混入する、
    半導体装置。
  2. 窒化物半導体層と、
    前記窒化物半導体層の上面に部分的に形成される第１の絶縁膜と、
    前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触して形成されるゲート電極とを備え、
    前記第１の絶縁膜は、前記ゲート電極の側面に接触して形成され、
    前記第１の絶縁膜には、遷移金属が混入し、
    前記第１の絶縁膜には、Ｉｎがさらに混入する、
    半導体装置。
  3. 半導体基板上に窒化物半導体層をエピタキシャル成長させ、
    前記窒化物半導体層の上面に、第１の絶縁膜を部分的に形成し、
    前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触し、かつ、前記第１の絶縁膜に側面が接触するように、ゲート電極を形成し、
    前記第１の絶縁膜内に、遷移金属を混入させ、
    前記ゲート電極を形成した後に、前記第１の絶縁膜内に遷移金属を混入させる、
    半導体装置の製造方法。
  4. 半導体基板上に窒化物半導体層をエピタキシャル成長させ、
    前記窒化物半導体層の上面に、第１の絶縁膜を部分的に形成し、
    前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触し、かつ、前記第１の絶縁膜に側面が接触するように、ゲート電極を形成し、
    前記第１の絶縁膜内に、遷移金属を混入させ、
    遷移金属混入液の塗布および熱拡散によって、前記第１の絶縁膜内に遷移金属を混入させる、
    半導体装置の製造方法。
  5. 半導体基板上に窒化物半導体層をエピタキシャル成長させ、
    前記窒化物半導体層の上面に、第１の絶縁膜を部分的に形成し、
    前記第１の絶縁膜に覆われずに露出した前記窒化物半導体層の上面に下面の少なくとも一部が接触し、かつ、前記第１の絶縁膜に側面が接触するように、ゲート電極を形成し、
    前記第１の絶縁膜内に、遷移金属を混入させ、
    前記第１の絶縁膜内に、遷移金属を１重量％以下で混入させる、
    半導体装置の製造方法。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299610A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置およびその製造方法
JP2004103744A (ja) * 2002-09-06 2004-04-02 Sanken Electric Co Ltd 半導体素子とその製造方法
JP2006165314A (ja) * 2004-12-08 2006-06-22 New Japan Radio Co Ltd 窒化物半導体装置及びその製造方法
JP2007027500A (ja) * 2005-07-19 2007-02-01 Toshiba Corp 半導体装置およびその製造方法
WO2008035403A1 (en) * 2006-09-20 2008-03-27 Fujitsu Limited Field-effect transistor
JP2012043964A (ja) * 2010-08-19 2012-03-01 Mitsubishi Electric Corp ヘテロ接合電界効果トランジスタ及びその製造方法
JP2012049170A (ja) * 2010-08-24 2012-03-08 New Japan Radio Co Ltd 窒化物半導体装置
JP2012069978A (ja) * 2011-11-14 2012-04-05 Fujitsu Ltd 化合物半導体装置
JP2012209297A (ja) * 2011-03-29 2012-10-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2014056938A (ja) * 2012-09-12 2014-03-27 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2016100450A (ja) * 2014-11-21 2016-05-30 三菱電機株式会社 ヘテロ接合電界効果型トランジスタおよびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58140166A (ja) * 1982-02-16 1983-08-19 Oki Electric Ind Co Ltd 電界効果トランジスタの製造方法
JP2002016053A (ja) * 2000-06-28 2002-01-18 Hitachi Ltd 半導体装置の製造方法
JP2003224072A (ja) * 2002-01-29 2003-08-08 Matsushita Electric Ind Co Ltd 半導体構造物およびその製造方法
US20070138506A1 (en) * 2003-11-17 2007-06-21 Braddock Walter D Nitride metal oxide semiconductor integrated transistor devices
JP4822667B2 (ja) * 2004-01-23 2011-11-24 Ｏｋｉセミコンダクタ株式会社 半導体素子及びその製造方法
JP2006295073A (ja) * 2005-04-14 2006-10-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100699462B1 (ko) * 2005-12-07 2007-03-28 한국전자통신연구원 쇼트키 장벽 관통 트랜지스터 및 그 제조방법
KR20080010623A (ko) * 2006-07-27 2008-01-31 삼성전자주식회사 비휘발성 반도체 메모리 소자 및 그 제조방법
JP5564791B2 (ja) * 2008-12-26 2014-08-06 富士通株式会社 化合物半導体装置及びその製造方法
JP2010165987A (ja) * 2009-01-19 2010-07-29 Panasonic Corp 半導体装置及びその製造方法
JP5604147B2 (ja) * 2010-03-25 2014-10-08 パナソニック株式会社 トランジスタ及びその製造方法
JP6111821B2 (ja) * 2013-04-25 2017-04-12 三菱電機株式会社 電界効果トランジスタ
JP2015099850A (ja) * 2013-11-19 2015-05-28 三菱電機株式会社 窒化物半導体を用いたトランジスタおよびその製造方法
JP6276150B2 (ja) * 2014-09-16 2018-02-07 株式会社東芝 半導体装置
JP2017059621A (ja) * 2015-09-15 2017-03-23 三菱電機株式会社 半導体装置及びその製造方法
US11322599B2 (en) * 2016-01-15 2022-05-03 Transphorm Technology, Inc. Enhancement mode III-nitride devices having an Al1-xSixO gate insulator

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299610A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置およびその製造方法
JP2004103744A (ja) * 2002-09-06 2004-04-02 Sanken Electric Co Ltd 半導体素子とその製造方法
JP2006165314A (ja) * 2004-12-08 2006-06-22 New Japan Radio Co Ltd 窒化物半導体装置及びその製造方法
JP2007027500A (ja) * 2005-07-19 2007-02-01 Toshiba Corp 半導体装置およびその製造方法
WO2008035403A1 (en) * 2006-09-20 2008-03-27 Fujitsu Limited Field-effect transistor
JP2012043964A (ja) * 2010-08-19 2012-03-01 Mitsubishi Electric Corp ヘテロ接合電界効果トランジスタ及びその製造方法
JP2012049170A (ja) * 2010-08-24 2012-03-08 New Japan Radio Co Ltd 窒化物半導体装置
JP2012209297A (ja) * 2011-03-29 2012-10-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2012069978A (ja) * 2011-11-14 2012-04-05 Fujitsu Ltd 化合物半導体装置
JP2014056938A (ja) * 2012-09-12 2014-03-27 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2016100450A (ja) * 2014-11-21 2016-05-30 三菱電機株式会社 ヘテロ接合電界効果型トランジスタおよびその製造方法

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