JP7163807B2 - 化合物半導体装置、化合物半導体装置の製造方法及び増幅器 - Google Patents

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Description

本発明は、化合物半導体装置、化合物半導体装置の製造方法及び増幅器に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の化合物半導体装置に適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高い破壊電界強度を有しており、高電圧動作及び高出力を得る電源用の化合物半導体装置の材料として極めて有望である。
窒化物半導体を用いた化合物半導体装置は、電界効果トランジスタ、特に高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系ＨＥＭＴでは、ＧａＮを電子走行層（チャネル層）、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ－ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ－ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。そして、この歪みにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、ＡｌＧａＮ／ＧａＮ－ＨＥＭＴは、通信用高出力デバイス、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイス等として期待されている。
近年、更なる電流密度の向上が望まれているが、従来の化合物半導体装置では、電流密度の向上が困難である。
特開２００８－２０５０９５号公報 特開２０１０－１８２８２９号公報
本開示の目的は、電流密度を向上することができる化合物半導体装置、化合物半導体装置の製造方法及び増幅器を提供することにある。
本開示の一形態によれば、化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイ電極と、前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、第１の内部応力を備えた第１の絶縁膜と、を有し、前記第１の絶縁膜には、前記第１の方向に延びるスリットが形成されており、前記スリット内に形成され、前記第１の内部応力とは逆方向の第２の内部応力を備えた第２の絶縁膜を有する化合物半導体装置が提供される。
本開示によれば、電流密度を向上することができる。
第１の実施形態に係る化合物半導体装置のレイアウトを示す図である。 第１の実施形態に係る化合物半導体装置の構造を示す断面図（その１）である。 第１の実施形態に係る化合物半導体装置の構造を示す断面図（その２）である。 第１の実施形態に係る化合物半導体装置の構造を示す断面図（その３）である。 第１の実施形態に係る化合物半導体装置における伝導帯の分布を示す図である。 第１の実施形態に係る化合物半導体装置における電子濃度の分布を示す図である。 参考例の化合物半導体装置における電子濃度の分布を示す図である。 第２の実施形態に係る化合物半導体装置のレイアウトを示す図である。 第２の実施形態に係る化合物半導体装置の構造を示す断面図（その１）である。 第２の実施形態に係る化合物半導体装置の構造を示す断面図（その２）である。 第３の実施形態に係る化合物半導体装置のレイアウトを示す図である。 第３の実施形態に係る化合物半導体装置の構造を示す断面図である。 第４の実施形態に係る化合物半導体装置のレイアウトを示す図である。 第４の実施形態に係る化合物半導体装置の構造を示す断面図（その１）である。 第４の実施形態に係る化合物半導体装置の構造を示す断面図（その２）である。 第５の実施形態に係る化合物半導体装置のレイアウトを示す図である。 第５の実施形態に係る化合物半導体装置の構造を示す断面図（その１）である。 第５の実施形態に係る化合物半導体装置の構造を示す断面図（その２）である。 第６の実施形態に係る化合物半導体装置のレイアウトを示す図である。 第６の実施形態に係る化合物半導体装置における伝導帯の分布を示す図である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その２）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その３）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その４）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その５）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その６）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その７）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その８）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その９）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１０）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１１）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１２）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１３）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１４）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１５）である。 第７の実施形態に係る化合物半導体装置の製造方法を示す断面図（その１６）である。 第７の実施形態に係る化合物半導体装置の製造方法の変形例を示す断面図（その１）である。 第７の実施形態に係る化合物半導体装置の製造方法の変形例を示す断面図（その２）である。 第７の実施形態に係る化合物半導体装置の製造方法の変形例を示す断面図（その３）である。 ドレイン電圧とドレイン電流との関係を示す図（その１）である。 ドレイン電圧とドレイン電流との関係を示す図（その２）である。 第８の実施形態に係るディスクリートパッケージを示す図である。 第９の実施形態に係るＰＦＣ回路を示す結線図である。 第１０の実施形態に係る電源装置を示す結線図である。 第１１の実施形態に係る増幅器を示す結線図である。
本発明者は、上記課題を解決するために鋭意検討を行った。この結果、チャネル内での電荷の直進性を向上することが有効であることが判明した。
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
（第１の実施形態）
第１の実施形態は、高電子移動度トランジスタ（ＨＥＭＴ）を含む化合物半導体装置に関する。図１は、第１の実施形態に係る化合物半導体装置のレイアウトを示す図である。図２～図４は、第１の実施形態に係る化合物半導体装置の構造を示す断面図である。図２は、図１中のＩ－Ｉ線に沿った断面図に相当し、図３は、図１中のＩＩ－ＩＩ線に沿った断面図に相当し、図４は、図１中のＩＩＩ－ＩＩＩ線に沿った断面図に相当する。
第１の実施形態に係る化合物半導体装置１００は、図１～図４に示すように、化合物半導体の電子走行層１０２ｃ及び電子供給層１０２ｅを含む半導体積層構造１０２を有する。化合物半導体装置１００は、半導体積層構造１０２の上方に設けられ、Ｘ方向に並ぶソース電極１１１ｓ、ゲート電極１１２ｇ及びドレイン電極１１１ｄを有する。化合物半導体装置１００は、ゲート電極１１２ｇとドレイン電極１１１ｄとの間で半導体積層構造１０２上に形成された引張応力膜１０５を有する。引張応力膜１０５の内部には、半導体積層構造１０２の表面に平行な面（ＸＹ平面）内で引張応力が作用している。引張応力膜１０５には、Ｘ方向に延びるスリット１１０が形成されている。第１の実施形態において、スリット１１０は、Ｘ方向でゲート電極１１２ｇ及びドレイン電極１１１ｄに接するように形成されている。引張応力膜１０５は第１の絶縁膜の一例である。
例えば、半導体積層構造１０２は基板１０１上に形成され、ソース電極１１１ｓ、ゲート電極１１２ｇ及びドレイン電極１１１ｄは、半導体積層構造１０２に形成された素子分離領域１０３により画定された素子領域内に設けられている。
図５は、第１の実施形態に係る化合物半導体装置における伝導帯の分布を示す図である。図６は、第１の実施形態に係る化合物半導体装置における電子濃度の分布を示す図である。図７は、参考例の化合物半導体装置における電子濃度の分布を示す図である。図５には、半導体積層構造１０２の表面に平行でＸ方向に直交するＹ方向における、伝導帯のエネルギが０．６ｅＶとなる半導体積層構造１０２の表面からの深さの分布を示してある。図６及び図７には、Ｙ方向における、電子濃度が１０１５ｃｍ－３、１０１６ｃｍ－３、１０１７ｃｍ－３となる半導体積層構造１０２の表面からの深さの分布を示してある。
図５に示すように、ゲート電極１１２ｇとドレイン電極１１１ｄとの間では、スリット１１０と重なる領域の伝導帯のエネルギが、引張応力膜１０５により覆われた領域の伝導帯のエネルギよりも低い。従って、スリット１１０と重なる領域には、伝導帯エネルギの量子井戸が存在する。このため、図６に示すように、電子がＹ方向に閉じ込められ量子化される。この量子化により、チャネル内での電子の直進性を向上し、電子のＹ方向への散乱を抑制し、Ｙ方向での運動量の変化を抑制することができる。この結果、ドレイン電流の飽和を抑制し、電流密度を向上することができる。
一方、引張応力膜１０５にスリット１１０が形成されていない参考例では、量子井戸が存在しない。このため、図７に示すように、電子はＹ方向に閉じ込められず、電界によってソースとドレインとの間で移動するものの、第１の実施形態と比べると、Ｙ方向に散乱しやすい。
このように、化合物半導体装置１００によれば、電流密度を向上することができる。また、この化合物半導体装置１００を増幅器に用いることで出力を向上することができる。
引張応力膜１０５の材料は限定されない。例えば、引張応力膜１０５には、窒化ケイ素（ＳｉＮ）、酸化マグネシウム（ＭｇＯ）等を用いることができる。スリット１１０の形成に伴う伝導帯の量子井戸の深さは、概ね引張応力膜１０５の引張応力に比例する。引張応力膜１０５の引張応力の大きさは限定されないが、例えば１ＧＰａ～２０ＧＰａである。
スリット１１０の幅は限定されないが、Ｙ方向での電子の閉じ込めの観点から、１００ｎｍ以下であることが好ましい。幅が大きすぎると、優れた閉じ込め効果が得られないことがある。また、加工精度の観点からスリット１１０の幅は１０ｎｍ以上であることが好ましい。幅が小さすぎると、高精度でスリット１１０を形成することが困難になり得る。
複数のスリット１１０はＹ方向に等間隔で配置されている必要はない。例えば、ゲート幅方向の中央ほどスリット１１０が疎で、両端ほど密であってもよい。この場合、ゲート幅方向の中央よりも両端近傍で電流が流れやすく、化合物半導体装置１００の動作に伴う発熱が外部に放出されやすくなる。
シリコン基板上に内部応力を備えた内部応力膜が形成された場合、内部応力膜からの内部応力に応じてシリコン基板が変形し、曲率を呈する。シリコン基板の厚さをｈ（ｍ）、シリコン基板の曲率半径をｒ（ｍ）、内部応力膜の厚さをｔ（ｍ）とすると、内部応力膜の内部応力ｓ（Ｐａ）は次の式（１）で表すことができる。ｓが正であれば、内部応力膜は引っ張りの内部応力を持つ引張応力膜であり、ｓが負であれば、内部応力膜は圧縮の応力を持つ圧縮応力膜である。
ｓ＝１．８０５×１０１１×ｈ２／６ｒｔ ・・・（１）
半導体積層構造１０２の材料は限定されない。例えば、電子走行層１０２ｃには、ＧａＮを用いることができ、電子供給層１０２ｅには、ＡｌｘＧａ１－ｘＮ（０＜ｘ≦１）を用いることができる。また、電子走行層１０２ｃ及び電子供給層１０２ｅの厚さは限定されない。但し、電子供給層１０２ｅが厚いほど、引張応力膜１０５の引張応力がチャネルに及びにくくなり、電子の閉じ込め効果が弱くなる。引張応力の影響の観点から電子供給層１０２ｅの厚さは１０ｎｍ以下であることが好ましい。更に、十分な濃度の２次元電子ガス（２ＤＥＧ）を生じさせるために、ＡｌｘＧａ１－ｘＮのＡｌ組成ｘは０．３２以上であることが好ましく、０．５０以上であることがより好ましく、１．００であることが更に好ましい。つまり、窒化物（ＡｌｘＧａ１－ｘＮ）中の金属原子のうち３２％以上がＡｌであることが好ましく、５０％以上がＡｌであることがより好ましく、１００％がＡｌであることが更に好ましい。２ＤＥＧの濃度は限定されないが、２×１０１３ｃｍ－２以上であることが好ましい。Ａｌ組成ｘを高めることで、Ｚ方向にも量子井戸を形成して電子を閉じ込めやすくなる。電子供給層１０２ｅにＩｎＡｌＮ又はＩｎＡｌＧａＮを用いてもよい。
電子供給層１０２ｅにＡｌＮを用いる場合、半導体積層構造１０２にソース用のリセス及びドレイン用のリセスを形成し、リセス内にｎ＋ＧａＮ等の低抵抗の再成長層を形成し、再成長層上にソース電極１１１ｓ及びドレイン電極１１１ｄを形成することが好ましい。
（第２の実施形態）
第２の実施形態は、ＨＥＭＴを含む化合物半導体装置に関する。図８は、第２の実施形態に係る化合物半導体装置のレイアウトを示す図である。図９～図１０は、第２の実施形態に係る化合物半導体装置の構造を示す断面図である。図９は、図８中のＩ－Ｉ線に沿った断面図に相当し、図１０は、図８中のＩＩＩ－ＩＩＩ線に沿った断面図に相当する。
第２の実施形態に係る化合物半導体装置２００は、図８～図１０に示すように、スリット１１０内に形成された圧縮応力膜２０１を有する。圧縮応力膜２０１の内部には、半導体積層構造１０２の表面に平行な面（ＸＹ平面）内で圧縮応力が作用している。圧縮応力膜２０１は第２の絶縁膜の一例である。他の構成は第１の実施形態と同様である。
化合物半導体装置２００では、スリット１１０と重なる領域に存在する量子井戸がより深くなる。このため、化合物半導体装置２００によれば、チャネル内での電子の直進性をより向上し、電流密度をより向上することができる。
別の見方をすると、引張応力が５ＧＰａの引張応力膜１０５と圧縮応力が５ＧＰａの圧縮応力膜２０１との組み合わせにより、第１の実施形態において引張応力が１０ＧＰａの引張応力膜１０５が用いられる場合と同程度の量子井戸を得ることができる。内部応力が大きい膜ほど成膜条件が厳しくなるところ、第２の実施形態によれば、成膜条件の自由度を高めることができる。
（第３の実施形態）
第３の実施形態は、ＨＥＭＴを含む化合物半導体装置に関する。図１１は、第３の実施形態に係る化合物半導体装置のレイアウトを示す図である。図１２は、第３の実施形態に係る化合物半導体装置の構造を示す断面図である。図１２は、図１１中のＩ－Ｉ線に沿った断面図に相当する。
第３の実施形態に係る化合物半導体装置３００では、図１１～図１２に示すように、引張応力膜１０５に、スリット１１０に代えてスリット３１０が形成されている。スリット３１０は、Ｘ方向で、ドレイン電極１１１ｄに接する一方で、ゲート電極１１２ｇから離間するように形成されている。他の構成は第１の実施形態と同様である。
上記のように、スリット１１０と重なる領域には量子井戸が存在し、そこに電子が蓄積される。そして、第１の実施形態に係る化合物半導体装置１００では、Ｘ方向でゲート電極１１２ｇに接するようにスリット１１０が形成されている。これに対し、第３の実施形態に係る化合物半導体装置３００では、スリット３１０のゲート電極１１２ｇ側の端部が、Ｘ方向でゲート電極１１２ｇから離間している。このため、化合物半導体装置３００によれば、スリット３１０と重なる領域での電子の蓄積に伴うゲートリーク電流を、化合物半導体装置１００におけるスリット１１０と重なる領域での電子の蓄積に伴うゲートリーク電流よりも低減することができる。
Ｘ方向でのスリット３１０のゲート電極１１２ｇ側の端部のゲート電極１１２ｇからの距離は限定されないが、ゲートリーク電流を効果的に低減する観点から、０．２μｍ以上であることが好ましい。
第２の実施形態のように、スリット３１０内に圧縮応力膜２０１が形成されていてもよい。この場合も、ゲートリーク電流の低減の効果を得ることができる。
（第４の実施形態）
第４の実施形態は、ＨＥＭＴを含む化合物半導体装置に関する。図１３は、第４の実施形態に係る化合物半導体装置のレイアウトを示す図である。図１４～図１５は、第４の実施形態に係る化合物半導体装置の構造を示す断面図である。図１４は、図１３中のＩ－Ｉ線に沿った断面図に相当し、図１５は、図１３中のＩＩ－ＩＩ線に沿った断面図に相当する。
第４の実施形態に係る化合物半導体装置４００は、図１３～図１５に示すように、半導体積層構造１０２上に形成された保護膜４０４を有し、引張応力膜１０５が保護膜４０４上に形成されている。保護膜４０４は、例えば、内部応力を含まない窒化ケイ素膜である。他の構成は第１の実施形態と同様である。
引張応力膜１０５の形成方法は限定されないが、下地へのダメージが生じやすい条件で引張応力膜１０５が形成されることがある。第１の実施形態に係る化合物半導体装置１００では、ダメージが生じる対象は主に半導体積層構造１０２であるのに対し、第４の実施形態に係る化合物半導体装置４００では、ダメージが生じる対象は主に保護膜４０４である。このため、チャネルへのダメージの影響を緩和することができる。
別の見方をすると、引張応力の観点では好ましいが、第１の実施形態ではダメージの観点で好ましくない膜であっても、引張応力膜１０５として用いることができる。つまり、引張応力膜１０５に好適に用いることができる膜の種類を広げることができる。
保護膜４０４の材料は限定されない。保護膜４０４には、例えば、窒化ケイ素及びポリイミド等を用いることができる。保護膜４０４のヤング率が高すぎる場合、引張応力膜１０５の引張応力がチャネルに及びにくくなる。引張応力の影響の観点から保護膜４０４のヤング率は２２０ＧＰａ以下であることが好ましく、２００ＧＰａ以下であることがより好ましく、１００ＧＰａ以下であることが更に好ましい。窒化ケイ素のヤング率は２００ＧＰａ程度であり、ポリイミドのヤング率は１０ＧＰａ～１００ＧＰａ程度である。保護膜４０４自体の内部応力は小さいほど好ましく、例えば、引張応力又は圧縮応力のいずれであっても、内部応力の絶対値が３００ＭＰａ以下であることが好ましい。
本発明者が行った実験により、次のような保護膜の効果が確認されている。ＧａＮ層及びＡｌＧａＮ層の積層体を形成し、２次元電子ガスの移動度を測定したところ、２２００ｃｍ２／Ｖ・ｓ程度の移動度が得られた。そして、保護膜を形成せずに、ＡｌＧａＮ層上に引張応力膜を形成したところ、移動度が１０００ｍ２／Ｖ・ｓ～１０５０ｍ２／Ｖ・ｓ程度まで低下した。一方、保護膜をＡｌＧａＮ層上に形成し、保護膜上に引張応力膜を形成したところ、２１１０ｍ２／Ｖ・ｓ程度の移動度が得られた。
保護膜４０４がゲート電極１１２ｇと半導体積層構造１０２との間にも形成されていてもよい。この構成では、保護膜４０４の一部をゲート絶縁膜として用いることができる。この構成によれば、保護膜４０４とは別にゲート絶縁膜が形成された構成と比較して、ゲート電極１１２ｇの近傍での異種膜同士の界面が少ないため、界面トラップによる過渡応答を低減することができる。
第２の実施形態及び第３の実施形態に保護膜４０４が含まれていてもよい。
（第５の実施形態）
第５の実施形態は、ＨＥＭＴを含む化合物半導体装置に関する。図１６は、第５の実施形態に係る化合物半導体装置のレイアウトを示す図である。図１７～図１８は、第５の実施形態に係る化合物半導体装置の構造を示す断面図である。図１７は、図１６中のＩ－Ｉ線に沿った断面図に相当し、図１８は、図１６中のＩＩ－ＩＩ線に沿った断面図に相当する。
第５の実施形態に係る化合物半導体装置５００では、図１６～図１８に示すように、引張応力膜１０５がゲート電極１１２ｇとドレイン電極１１１ｄとの間だけでなく、ゲート電極１１２ｇとソース電極１１１ｓとの間等にも形成されている。他の構成は第１の実施形態と同様である。
第５の実施形態に係る化合物半導体装置５００によっても、化合物半導体装置１００と同様に、電流密度を向上することができる。
第２～第４の実施形態において、引張応力膜１０５がゲート電極１１２ｇとドレイン電極１１１ｄとの間だけでなく、ゲート電極１１２ｇとソース電極１１１ｓとの間等にも形成されていてもよい。
（第６の実施形態）
第６の実施形態は、ＨＥＭＴを含む化合物半導体装置に関する。図１９は、第６の実施形態に係る化合物半導体装置のレイアウトを示す図である。
第６の実施形態に係る化合物半導体装置６００は、図１９に示すように、引張応力膜１０５に代えて圧縮応力膜６０５を有する。圧縮応力膜６０５には、Ｘ方向に延びるスリット６１０が形成されている。第６の実施形態において、スリット６１０は、Ｘ方向でゲート電極１１２ｇ及びドレイン電極１１１ｄに接するように形成されている。圧縮応力膜６０５は第１の絶縁膜の一例である。他の構成は第１の実施形態と同様である。
図２０は、第６の実施形態に係る化合物半導体装置における伝導帯の分布を示す図である。図２０には、半導体積層構造１０２の表面に平行でＸ方向に直交するＹ方向における、伝導帯のエネルギが０．８ｅＶとなる半導体積層構造１０２の表面からの深さの分布を示してある。
図２０に示すように、ゲート電極１１２ｇとドレイン電極１１１ｄとの間では、圧縮応力膜６０５により覆われた領域の伝導帯のエネルギが、スリット６１０と重なる領域の伝導帯のエネルギよりも低い。従って、圧縮応力膜６０５により覆われた領域には、量子井戸が存在する。このため、電子がＹ方向に閉じ込められ量子化される。この量子化により、チャネル内での電子の直進性を向上し、電子のＹ方向への散乱を抑制し、Ｙ方向での運動量の変化を抑制することができる。この結果、ドレイン電流の飽和を抑制し、電流密度を向上することができる。
第２～第５の実施形態において、引張応力膜１０５に代えて圧縮応力膜６０５が形成されていてもよい。
（第７の実施形態）
第７の実施形態は、ＨＥＭＴを含む化合物半導体装置の製造方法に関する。図２１Ａ～図２１Ｎ及び図２２Ａ～図２２Ｂは、第７の実施形態に係る化合物半導体装置の製造方法を示す断面図である。図２１Ａ～図２１Ｎは、Ｙ方向に垂直な断面を示し、図２２Ａ～図２２Ｂは、Ｘ方向に垂直な断面を示す。
先ず、図２１Ａに示すように、例えば半絶縁性のＳｉＣ基板等の基板１上に、例えば有機金属気相成長（metal organic vapor phase epitaxy：ＭＯＶＰＥ）法により、核形成層２ａ、バッファ層２ｂ、電子走行層２ｃ、中間層２ｄ、電子供給層（障壁層）２ｅ及びキャップ層２ｆをエピタキシャル成長させる。核形成層２ａ、バッファ層２ｂ、電子走行層２ｃ、中間層２ｄ、電子供給層２ｅ及びキャップ層２ｆが半導体積層構造２に含まれる。
核形成層２ａとしては、例えばＡｌＮ層を形成する。バッファ層２ｂとしては、例えばＡｌＧａＮ層を形成する。電子走行層２ｃとしては、例えば不純物の意図的なドーピングが行われていないＧａＮ層（ｉ－ＧａＮ層）を形成する。中間層２ｄとしては、例えばＡｌＮ層を形成する。電子供給層２ｅとしては、例えばＡｌＧａＮ層を形成する。キャップ層２ｆとしては、例えばＧａＮ層を形成する。
半導体積層構造２の形成に際しては、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ３）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。なお、電子走行層２ｃと電子供給層２ｅとの間の中間層２ｄは必要に応じて形成することができる。また、キャップ層２ｆも必要に応じて形成することができる。
次いで、図２１Ｂに示すように、半導体積層構造２に素子領域を画定する素子分離領域３を形成する。素子分離領域３の形成では、例えば、素子分離領域３を形成する予定の領域を露出するフォトレジストのパターンを半導体積層構造２上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。素子分離領域３は、基板１に入り込むように形成してもよい。
その後、図２１Ｃに示すように、半導体積層構造２上に保護膜４を形成する。保護膜４としては、例えば、厚さが１０ｎｍ～３０ｎｍの窒化ケイ素（ＳｉＮ）膜を形成する。保護膜４は、例えば、ＳｉＨ４及びＮＨ３を原料ガスとして用いるプラズマ化学気相成長（chemical vapor deposition：ＣＶＤ）法により形成することができる。
続いて、図２１Ｄに示すように、ゲート電極を形成する予定の領域とドレイン電極を形成する予定の領域との間に開口部５１ａを有するレジストパターン５１を保護膜４上に形成する。このとき、開口部５１ａのゲート電極を形成する予定の領域側の端部を、ゲート電極を形成する予定の領域からば０．２μｍ以上離間させることが好ましい。次いで、開口部５１ａの内側にて保護膜４上に引張応力膜５を形成する。引張応力膜５の形成では、例えば、厚さ５０ｎｍ～２００ｎｍの酸化マグネシウム（ＭｇＯ）膜をスパッタリング法により形成し、この酸化マグネシウムを加熱することでその内部に引張応力を発生させる。加熱では、例えば７５０℃～９００℃の温度に３０秒間～２分間保持する。引張応力膜５はレジストパターン５１上にも形成される。
その後、図２１Ｅ及び図２２Ａに示すように、レジストパターン５１を、その上の引張応力膜５と共に除去する。
続いて、図２１Ｆに示すように、ソース電極を形成する予定の領域に開口部５２ｓを有し、ドレイン電極を形成する予定の領域に開口部５２ｄを有するレジストパターン５２を保護膜４及び引張応力膜５上に形成する。次いで、レジストパターン５２をマスクとして用い、保護膜４のドライエッチングを行うことにより、保護膜４に、開口部５２ｓに倣う開口部６ｓ及び開口部５２ｄに倣う開口部６ｄを形成する。保護膜４のドライエッチングでは、例えばＳＦ６をエッチングガスとして用いる。
その後、図２１Ｇに示すように、例えば、加温した有機溶剤を用いてレジストパターン５２を除去する。続いて、ソース電極を形成する予定の領域に開口部５３ｓを有し、ドレイン電極を形成する予定の領域に開口部５３ｄを有するレジストパターン５３を保護膜４及び引張応力膜５上に形成する。次いで、レジストパターン５３をマスクとして用い、半導体積層構造２のドライエッチングを行うことにより、半導体積層構造２に、開口部５３ｓに倣うリセス７ｓ及び開口部５３ｄに倣うリセス７ｄを形成する。半導体積層構造２のドライエッチングでは、例えば不活性ガス及びＣｌ２ガス等の塩素系ガスをエッチングガスとして用いる。半導体積層構造２のドライエッチングでは、例えば、キャップ層２ｆをエッチングする。なお、リセス７ｓ及び７ｄの深さに関し、キャップ層２ｆの一部を残してもよく、電子供給層２ｅの一部を除去してもよい。つまり、リセス７ｓ及び７ｄの深さはキャップ層２ｆの厚さと一致している必要はない。例えば、リセス７ｓ及び７ｄの深さはキャップ層２ｆと電子供給層２ｅの合計膜厚の２倍以内とする。
その後、図２１Ｈに示すように、加温した有機溶剤を用いてレジストパターン５３を除去する。続いて、ソース電極を形成する予定の領域に開口部５４ｓを有し、ドレイン電極を形成する予定の領域に開口部５４ｄを有するレジストパターン５４を保護膜４及び引張応力膜５上に形成する。次いで、リセス７ｓ及び開口部６ｓの内側と、リセス７ｄ及び開口部６ｄの内側とに金属膜１１を形成する。金属膜１１の形成に当たっては、例えば、高真空蒸着法によりＴｉ層を形成し、その上に高真空蒸着法によりＡｌ層を形成する。例えば、Ｔｉ層の厚さは１０ｎｍ～３０ｎｍとし、Ａｌ層の厚さは１００ｎｍ～３００ｎｍとする。金属膜１１はレジストパターン５４上にも形成される。
次いで、図２１Ｉに示すように、レジストパターン５４を、その上の金属膜１１と共に除去する。この結果、リセス７ｓ及び開口部６ｓの内側にソース電極１１ｓが形成され、リセス７ｄ及び開口部６ｄの内側にドレイン電極１１ｄが形成される。このように、ソース電極１１ｓ及びドレイン電極１１ｄの形成では、例えば蒸着及びリフトオフの技術を用いることができる。その後、５５０℃～６５０℃での熱処理（合金化処理）を行うことにより、ソース電極１１ｓ及びドレイン電極１１ｄと半導体積層構造２の表面との間をオーミックコンタクトさせる。
続いて、図２２Ｂに示すように、引張応力膜５にスリット１０を形成する。スリット１０の形成では、例えば、スリット１０を形成する領域に開口部を有するレジストパターンを保護膜４、引張応力膜５、ソース電極１１ｓ及びドレイン電極１１ｄ上に形成する。次いで、このレジストパターンをマスクとして用い、引張応力膜５のドライエッチングを行うことにより、引張応力膜５にスリット１０を形成する。引張応力膜５のドライエッチングでは、例えばＳＦ６等のエッチングガスを用いる。
なお、レジストパターン５１に、スリット１０を形成する予定の領域を覆う部分を設けておき、引張応力膜５を形成する際に、スリット１０を形成してもよい。
続いて、図２１Ｊに示すように、ゲート電極を形成する予定の領域に開口部５５ｇを有するレジストパターン５５を保護膜４、引張応力膜５、ソース電極１１ｓ及びドレイン電極１１ｄ上に形成する。レジストパターン５５の材料としては、例えば日本ゼオン社製のＺＥＰ５２０を用いることができる。このレジスト材料はスピンコート法により塗布することができる。レジストパターン５５の厚さは、例えば２００ｎｍ～４００ｎｍとする。開口部５５ｇは、電子線描画法による露光及び現像により形成することができる。開口部５５ｇを形成する際の露光では、例えばＸ方向に３００ｎｍ～５００ｎｍの長さで電子線描画を行う。
次いで、図２１Ｋに示すように、レジストパターン５５をマスクとして用い、保護膜４のドライエッチングを行うことにより、保護膜４に、開口部５５ｇに倣う開口部６ｇを形成する。保護膜４のドライエッチングでは、例えばＳＦ６をエッチングガスとして用いる。その後、加温した有機溶剤を用いてレジストパターン５５を除去する。
続いて、図２１Ｌに示すように、ゲート電極を形成する予定の領域に開口部５６ｇを有するレジストパターン５６を保護膜４、引張応力膜５、ソース電極１１ｓ及びドレイン電極１１ｄ上に形成する。同時に、ゲート電極を形成する予定の領域に開口部５７ｇを有するレジストパターン５７をレジストパターン５６上に形成する。レジストパターン５６及び５７の形成では、先ず、２層のレジスト層を形成し、上方のレジスト層に開口部５７ｇを形成してレジストパターン５７を形成する。次いで、レジストパターン５７をマスクとして下方のレジスト層に開口部５６ｇを形成することにより、Ｘ方向の寸法が０．３μｍ～０．７μｍのセットバック構造を備えたレジストパターン５６を形成する。レジストパターン５６の材料としては、例えばポリメチルグルタルイミド（ＰＭＧＩ）（例えば、米国マイクロケム社製）を用いることができ、レジストパターン５７の材料としては、例えば日本ゼオン社製のＺＥＰ５２０を用いることができる。これらのレジスト材料はスピンコート法により塗布することができ、塗布後にプリベークを行う。開口部５７ｇを形成する際の露光では、例えばＸ方向に１．０μｍ～１．５μｍの長さで電子線描画を行い、現像液としては、例えば日本ゼオン社製のＺＥＰ－ＳＤを用いることができる。開口部５６ｇの形成では、現像液として、例えば東京応化工業株式会社製のＮＭＤ－Ｗを用いることができる。このようにして、庇構造（セットバック構造）のレジストパターンが得られる。
その後、図２１Ｍに示すように、開口部５６ｇ及び５７ｇの内側にて、保護膜４上に開口部６ｇを通じて半導体積層構造２に接触する金属膜１２を形成する。金属膜１２の形成に当たっては、例えば、高真空蒸着法によりＮｉ層を形成し、その上に高真空蒸着法によりＡｕ層を形成する。例えば、Ｎｉ層の厚さは１０ｎｍ～３０ｎｍとし、Ａｕ層の厚さは２００ｎｍ～４００ｎｍとする。金属膜１２はレジストパターン５７上にも形成される。
続いて、図２１Ｎに示すように、レジストパターン５７及び５６を、その上の金属膜１２と共に除去する。この結果、保護膜４上に開口部６ｇを通じて半導体積層構造２に接触するゲート電極１２ｇが形成される。このように、ゲート電極１２ｇの形成では、例えば蒸着及びリフトオフの技術を用いることができる。
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
なお、保護膜４の形成を省略してもよい。スリット１０をＸ方向でゲート電極１２ｇと接するように形成してもよい。スリット１０内に圧縮応力膜を形成してもよい。引張応力膜５をソース電極１１ｓとゲート電極１２ｇとの間にも形成することができる。引張応力膜５に代えて圧縮応力膜を形成してもよい。この場合、圧縮応力膜のスリット内に引張応力を形成してもよい。開口部６ｇの形成を省略し、ゲート電極１１２ｇを保護膜４に接するように形成してもよい。
（第７の実施形態の変形例）
第７の実施形態の変形例は、ゲート電極１２ｇの形成方法の点で第７の実施形態と相違する。図２３Ａ～図２３Ｃは、第７の実施形態に係る化合物半導体装置の製造方法の変形例を示す断面図である。
この変形例では、先ず、図２３Ａに示すように、第７の実施形態と同様にして、開口部６ｇの形成までの処理を行う。次いで、ゲート電極を形成する予定の領域に開口部６６ｇを有するレジストパターン６６を保護膜４、引張応力膜５、ソース電極１１ｓ及びドレイン電極１１ｄ上に形成する。同時に、ゲート電極を形成する予定の領域に開口部６７ｇを有するレジストパターン６７をレジストパターン６６上に形成し、ゲート電極を形成する予定の領域に開口部６８ｇを有するレジストパターン６８をレジストパターン６７上に形成する。レジストパターン６６～６８の形成では、先ず、３層のレジスト層を形成し、上方のレジスト層に開口部６８ｇを形成してレジストパターン６８を形成する。次いで、レジストパターン６８をマスクとして中間のレジスト層に開口部６７ｇを形成することにより、Ｘ方向の寸法が０．３μｍ～０．７μｍのセットバック構造を備えたレジストパターン６７を形成する。その後、下方のレジスト層に開口部６６ｇを形成してレジストパターン６６を形成する。レジストパターン６６の材料としては、例えばポリメチルメタクリレート（ＰＭＭＡ）（例えば、米国マイクロケム社製）を用いることができる。レジストパターン６７の材料としては、例えばポリメチルグルタルイミド（ＰＭＧＩ）（例えば、米国マイクロケム社製）を用いることができる。レジストパターン６８の材料としては、例えば日本ゼオン社製のＺＥＰ５２０を用いることができる。これらのレジスト材料はスピンコート法により塗布することができ、塗布後にプリベークを行う。開口部６８ｇを形成する際の露光では、例えばＸ方向に１．０μｍ～１．５μｍの長さで電子線描画を行い、現像液としては、例えば日本ゼオン社製のＺＥＰ－ＳＤを用いることができる。開口部６７ｇの形成では、現像液として、例えば東京応化工業株式会社製のＮＭＤ－Ｗを用いることができる。開口部６６ｇを形成する際の露光では、例えばＸ方向に０．３μｍ～０．５μｍの長さで電子線描画を行い、現像液としては、例えば日本ゼオン社製のＺＭＤ－Ｂを用いることができる。
その後、図２３Ｂに示すように、開口部６７ｇ及び６８ｇの内側にて、レジストパターン６６上に、開口部６６ｇ及び６ｇを通じて半導体積層構造２に接触する金属膜１２を形成する。金属膜１２はレジストパターン６８上にも形成される。
続いて、図２３Ｃに示すように、レジストパターン６８、６７及び６６を、その上の金属膜１２と共に除去する。この結果、開口部６ｇを通じて半導体積層構造２に接触するゲート電極１２ｇが形成される。このように、ゲート電極１２ｇの形成では、例えば蒸着及びリフトオフの技術を用いることができる。この変形例によれば、断面形状がＴ字型のゲート電極１２ｇが形成される。
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
図２４Ａ及び図２４Ｂに、第７の実施形態に倣った製造した化合物半導体装置の３端子特性を示す。図２４Ａには、ドレイン電圧が０Ｖ～２０Ｖの場合に、ゲート電圧Ｖｇを－２Ｖ、－１Ｖ、０Ｖ、＋１Ｖ、＋２Ｖとしたときのドレイン電圧とドレイン電流との関係を示す。図２４Ｂには、ドレイン電圧が０Ｖ～２００Ｖの場合に、ゲート電圧Ｖｇを－５Ｖとしたときのドレイン電圧とドレイン電流との関係を示す。図２４Ａ及び図２４Ｂには、引張応力膜５の形成を省略した参考例の３端子特性も示す。
図２４Ａ及び図２４Ｂに示すように、第７の実施形態に倣った製造した化合物半導体装置によれば、オン抵抗を低減することができ、ドレイン電流を増大させ、ドレイン耐圧を向上することができる。このことは、この化合物半導体装置を適用した増幅器の高出力化及び高効率化を実現できることを示している。
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図２５は、第８の実施形態に係るディスクリートパッケージを示す図である。
第８の実施形態では、図２５に示すように、第１～第６の実施形態のいずれかと同様の構造を備えた化合物半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１１ｄが接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１１ｓに接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１２ｇに接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び化合物半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、化合物半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図２６は、第９の実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１～第６の実施形態のいずれかと同様の構造を備えた化合物半導体装置が用いられている。
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
（第１０の実施形態）
次に、第１０の実施形態について説明する。第１０の実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図２７は、第１０の実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
一次側回路１２６１には、第９の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１～第６の実施形態のいずれかと同様の構造を備えた化合物半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第１１の実施形態）
次に、第１１の実施形態について説明する。第１１の実施形態は、ＨＥＭＴを備えた増幅器に関する。図２８は、第１１の実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１～第６の実施形態のいずれかと同様の構造を備えた化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極と、
前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、第１の内部応力を備えた第１の絶縁膜と、
を有し、
前記第１の絶縁膜には、前記第１の方向に延びるスリットが形成されていることを特徴とする化合物半導体装置。
（付記２）
前記スリット内に形成され、前記第１の内部応力とは逆方向の第２の内部応力を備えた第２の絶縁膜を有することを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記第１の内部応力は引張応力であることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記電子供給層は金属窒化物を含み、
前記金属窒化物中の金属原子のうち３２％以上がＡｌであることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
（付記５）
前記金属窒化物中の金属原子のうち５０％以上がＡｌであることを特徴とする付記４に記載の化合物半導体装置。
（付記６）
前記電子供給層の厚さは１０ｎｍ以下であることを特徴とする付記４又は５に記載の化合物半導体装置。
（付記７）
前記第１の方向で、前記スリットが前記ゲート電極から離間していることを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
（付記８）
前記第１の方向で、前記スリットが前記ゲート電極から０．２μｍ以上離間していることを特徴とする付記７に記載の化合物半導体装置。
（付記９）
前記半導体積層構造と前記第１の絶縁膜との間に形成された保護膜を有することを特徴とする付記１乃至８のいずれか１項に記載の化合物半導体装置。
（付記１０）
前記保護膜は前記スリットの下方にも形成されていることを特徴とする付記９に記載の化合物半導体装置。
（付記１１）
化合物半導体の電子走行層及び電子供給層を含む半導体積層構造を形成する工程と、
前記半導体積層構造の上方に、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極を形成する工程と、
前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に、第１の内部応力を備え、前記第１の方向に延びるスリットが形成された第１の絶縁膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
（付記１２）
付記１乃至１０のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
１、１０１：基板
２、１０２：半導体積層構造
２ｃ、１０２ｃ：電子走行層
２ｅ、１０２ｅ：電子供給層
４、４０４：保護膜
５、１０５：引張応力膜
１０、１１０、３１０、６１０：スリット
１１ｓ、１１１ｓ：ソース電極
１１ｄ、１１１ｄ：ドレイン電極
１２ｇ、１１２ｇ：ゲート電極
１００、２００、３００、４００、５００、６００：化合物半導体装置
２０１、６０５：圧縮応力膜

Claims (10)

  1. 化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、
    前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極と、
    前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、第１の内部応力を備えた第１の絶縁膜と、
    を有し、
    前記第１の絶縁膜には、前記第１の方向に延びるスリットが形成されており、
    前記スリット内に形成され、前記第１の内部応力とは逆方向の第２の内部応力を備えた第２の絶縁膜を有することを特徴とする化合物半導体装置。
  2. 化合物半導体の電子走行層及び電子供給層を含む半導体積層構造と、
    前記半導体積層構造の上方に設けられ、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極と、
    前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に形成され、第１の内部応力を備えた第１の絶縁膜と、
    を有し、
    前記第１の絶縁膜には、前記第１の方向に延びるスリットが形成されており、
    前記第１の内部応力は引張応力であることを特徴とする化合物半導体装置。
  3. 前記スリット内に形成され、前記第１の内部応力とは逆方向の第２の内部応力を備えた第２の絶縁膜を有することを特徴とする請求項２に記載の化合物半導体装置。
  4. 前記電子供給層は金属窒化物を含み、
    前記金属窒化物中の金属原子のうち３２％以上がＡｌであることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
  5. 前記電子供給層の厚さは１０ｎｍ以下であることを特徴とする請求項４に記載の化合物半導体装置。
  6. 前記第１の方向で、前記スリットが前記ゲート電極から離間していることを特徴とする請求項１乃至５のいずれか１項に記載の化合物半導体装置。
  7. 前記半導体積層構造と前記第１の絶縁膜との間に形成された保護膜を有することを特徴とする請求項１乃至６のいずれか１項に記載の化合物半導体装置。
  8. 化合物半導体の電子走行層及び電子供給層を含む半導体積層構造を形成する工程と、
    前記半導体積層構造の上方に、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極を形成する工程と、
    前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に、第１の内部応力を備え、前記第１の方向に延びるスリットが形成された第１の絶縁膜を形成する工程と、
    前記スリット内に、前記第１の内部応力とは逆方向の第２の内部応力を備えた第２の絶縁膜を形成する工程と、
    を有することを特徴とする化合物半導体装置の製造方法。
  9. 化合物半導体の電子走行層及び電子供給層を含む半導体積層構造を形成する工程と、
    前記半導体積層構造の上方に、第１の方向に並ぶソース電極、ゲート電極及びドレイン電極を形成する工程と、
    前記ゲート電極と前記ドレイン電極との間で前記半導体積層構造上に、第１の内部応力を備え、前記第１の方向に延びるスリットが形成された第１の絶縁膜を形成する工程と、
    を有し、
    前記第１の内部応力は引張応力であることを特徴とする化合物半導体装置の製造方法。
  10. 請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
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