JP6372172B2 - 化合物半導体装置及びその製造方法 - Google Patents

Description

本発明は、化合物半導体装置及びその製造方法等に関する。

窒化物半導体を用いた半導体デバイスとして、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系ＨＥＭＴでは、ＧａＮをチャネル層、ＡｌＧａＮをキャリア供給層に用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴが注目されている。一般的に、ＨＥＭＴに限らず、化合物半導体装置のソース電極及びドレイン電極等のオーミック電極の接触抵抗は低いほど好ましい。

しかしながら、従来、ＨＥＭＴのオーミック電極の接触抵抗の低減は困難である。特にＡｌＧａＮ／ＧａＮ−ＨＥＭＴの接触抵抗の低減は非常に困難である。

特開２００４−３１９５５２号公報 特開２００２−３５９２５６号公報

本発明の目的は、ソース電極及びドレイン電極の接触抵抗を低減することができる化合物半導体装置及びその製造方法等を提供することにある。

化合物半導体装置の一態様には、チャネル層と、前記チャネル層の上方のキャリア供給層と、前記キャリア供給層の上方のゲート電極と、前記キャリア供給層との間で前記チャネル層を挟む第１の部分及び前記キャリア供給層の上方に前記第１の部分と電気的に接続された第２の部分を含むソース電極と、前記キャリア供給層との間で前記チャネル層を挟む第３の部分及び前記キャリア供給層の上方に前記第３の部分と電気的に接続された第４の部分を含むドレイン電極と、が含まれている。前記第１の部分と前記第２の部分とが、前記チャネル層及び前記キャリア供給層を貫通する第１の孔を通じて電気的に接続されており、前記第３の部分と前記第４の部分とが、前記チャネル層及び前記キャリア供給層を貫通する第２の孔を通じて電気的に接続されており、前記第１の孔は、平面視で、前記ソース電極下において前記ソース電極の両縁のうち前記ゲート電極から遠い方の縁に偏倚して形成されており、前記第２の孔は、平面視で、前記ドレイン電極下において前記ドレイン電極の両縁のうち前記ゲート電極から遠い方の縁に偏倚して形成されており、前記キャリア供給層のバンドギャップは前記チャネル層のバンドギャップよりも大きい。

化合物半導体装置の製造方法の一態様では、基板の上方にチャネル層を形成し、前記チャネル層の上方にキャリア供給層を形成し、前記キャリア供給層の上方にゲート電極を形成し、前記キャリア供給層との間で前記チャネル層を挟む第１の部分及び前記キャリア供給層の上方に前記第１の部分と電気的に接続された第２の部分を含むソース電極及び前記キャリア供給層との間で前記チャネル層を挟む第３の部分及び前記キャリア供給層の上方に前記第３の部分と電気的に接続された第４の部分を含むドレイン電極を形成する。前記第１の部分と前記第２の部分とが、前記チャネル層及び前記キャリア供給層を貫通する第１の孔を通じて電気的に接続され、前記第３の部分と前記第４の部分とが、前記チャネル層及び前記キャリア供給層を貫通する第２の孔を通じて電気的に接続され、前記第１の孔は、平面視で、前記ソース電極下において前記ソース電極の両縁のうち前記ゲート電極から遠い方の縁に偏倚して形成され、前記第２の孔は、平面視で、前記ドレイン電極下において前記ドレイン電極の両縁のうち前記ゲート電極から遠い方の縁に偏倚して形成され、前記キャリア供給層のバンドギャップは前記チャネル層のバンドギャップよりも大きい。

上記の化合物半導体装置等によれば、ソース電極及びドレイン電極がキャリア供給層との間でチャネル層を挟む部分を含むため、ソース電極及びドレイン電極の接触抵抗を低減することができる。

第１の実施形態に係る化合物半導体装置の構成を示す断面図である。 第１の実施形態の効果を示す図である。 第２の実施形態に係る化合物半導体装置の構造を示す図である。 第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図４Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第３の実施形態に係る化合物半導体装置の構造を示す断面図である。 第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図６Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第４の実施形態に係る化合物半導体装置の構造を示す断面図である。 第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 第５の実施形態に係る化合物半導体装置の構造を示す断面図である。 第５の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図１０Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第６の実施形態に係る化合物半導体装置の構造を示す断面図である。 第６の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 第７の実施形態に係る化合物半導体装置の構造を示す断面図である。 第７の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 第８の実施形態に係るディスクリートパッケージを示す図である。 第９の実施形態に係るＰＦＣ回路を示す結線図である。 第１０の実施形態に係る電源装置を示す結線図である。 第１１の実施形態に係る増幅器を示す結線図である。

以下、実施形態について添付の図面を参照しながら具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る化合物半導体装置の構成を示す断面図である。

第１の実施形態に係る化合物半導体装置１００には、図１に示すように、チャネル層１０２、及びチャネル層１０２の上方のキャリア供給層１０４が含まれている。キャリア供給層１０４の上方のゲート電極１０５ｇ、並びにキャリア供給層１０４との間でチャネル層１０２を挟む部分１４１ｓを含むソース電極１０５ｓ及びキャリア供給層１０４との間でチャネル層１０２を挟む部分１４１ｄを含むドレイン電極１０５ｄも含まれている。キャリア供給層１０４のバンドギャップはチャネル層１０２のバンドギャップよりも大きい。

この化合物半導体装置１００では、キャリア供給層１０４のバンドギャップがチャネル層１０２のバンドギャップよりも大きいため、２次元電子ガス（２ＤＥＧ）がチャネル層１０２のキャリア供給層１０４との界面近傍に発生する。そして、オーミック電極であるソース電極１０５ｓ及びドレイン電極１０５ｄと２ＤＥＧとの間にあるチャネル層１０２のバンドギャップがキャリア供給層１０４のバンドギャップよりも小さいため、接触抵抗が低く、オン抵抗を低減することができる。

図２（ｂ）にドレイン電流とドレイン電圧との関係の一例を示す。図２（ｂ）には、図２（ａ）に示す参考例のドレイン電流とドレイン電圧との関係も示す。この参考例では、チャネル層１１０２上にキャリア供給層１１０４が設けられ、キャリア供給層１１０４上にソース電極１１０５ｓ、ゲート電極１１０５ｇ及びドレイン電極１１０５ｄが設けられている。これらの材料及び寸法は第１の実施形態のそれらと等しい。図２（ｂ）に示すグラフの傾きの逆数がオン抵抗に相当する。図２（ｂ）から明らかなように、第１の実施形態のオン抵抗は参考例のオン抵抗よりも低い。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、ＧａＮ系ＨＥＭＴの一例である。図３（ａ）は、第２の実施形態に係る化合物半導体装置の構造を示す断面図である。

第２の実施形態に係る化合物半導体装置２００では、図３（ａ）に示すように、基板２０１の表面上にチャネル層２０２、スペーサ層２０３及びキャリア供給層２０４が形成されている。基板２０１は、例えば半絶縁性のＳｉＣ基板である。チャネル層２０２は、例えば厚さが３μｍ程度の意図的な不純物の導入が行われていないＧａＮ層（ｉ−ＧａＮ層）である。スペーサ層２０３は、例えば厚さが５ｎｍ程度の意図的な不純物の導入が行われていないＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）である。キャリア供給層２０４は、例えば厚さが３０ｎｍ程度のｎ型のｎ−ＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）である。キャリア供給層２０４には、Ｓｉが５×１０¹⁸ｃｍ^-3程度ドーピングされている。キャリア供給層２０４のバンドギャップはチャネル層２０２のバンドギャップよりも大きい。

キャリア供給層２０４上にゲート電極２０５ｇが形成されている。キャリア供給層２０４上にゲート電極２０５ｇを覆うパッシベーション膜２０６が形成されている。基板２０１に開口部２２１ｓ及び開口部２２１ｄが平面視でゲート電極２０５ｇをこれらの間に挟むように形成されている。すなわち、チャネル層２０２とキャリア供給層２０４との界面に平行な方向で、つまり電荷の移動方向で、ゲート電極２０５ｇが開口部２２１ｓ及び開口部２２１ｄの間にある。チャネル層２０２の開口部２２１ｓ、開口部２２１ｄから露出している部分に、それぞれ凹部２２２ｓ、凹部２２２ｄが形成されている。凹部２２２ｓ及び凹部２２２ｄの底には１ｎｍ〜２００ｎｍ、例えば３０ｎｍ程度のチャネル層２０２が残っている。そして、開口部２２１ｓ及び凹部２２２ｓ内にソース電極２０５ｓが形成され、開口部２２１ｄ及び凹部２２２ｄ内にドレイン電極２０５ｄが形成されている。ソース電極２０５ｓはキャリア供給層２０４との間でチャネル層２０２を挟む部分２４１ｓを含み、ドレイン電極２０５ｄはキャリア供給層２０４との間でチャネル層２０２を挟む部分２４１ｄを含む。ゲート電極２０５ｇには、例えば厚さが３０ｎｍ程度のＮｉ膜及びその上の厚さが４００ｎｍのＡｕ膜が含まれている。ソース電極２０５ｓ及びドレイン電極２０５ｄには、例えば厚さが２０ｎｍ程度のＴｉ膜及びその上の厚さが２００ｎｍのＡｌ膜が含まれている。パッシベーション膜２０６は、例えば厚さが２ｎｍ〜２００ｎｍ、例えば２０ｎｍ程度のシリコン窒化膜である。

基板２０１の表面側から見たソース電極２０５ｓ、ドレイン電極２０５ｄ及びゲート電極２０５ｇのレイアウトは、例えば図３（ｂ）のようになる。つまり、ゲート電極２０５ｇ、ソース電極２０５ｓ及びドレイン電極２０５ｄの平面形状が櫛歯状となっている。そして、ソース電極２０５ｓの歯及びドレイン電極２０５ｄの歯が交互に配置され、隣り合うソース電極２０５ｓの歯及びドレイン電極２０５ｄの歯の間にゲート電極２０５ｇの歯が配置されている。このようなマルチフィンガーゲート構造を採用することにより、出力を更に向上させることができる。また、活性領域の周囲に素子分離領域２３０が設けられている。

この化合物半導体装置２００では、キャリア供給層２０４のバンドギャップがチャネル層２０２のバンドギャップよりも大きいため、２ＤＥＧがチャネル層２０２のキャリア供給層２０４及びスペーサ層２０３との界面近傍に発生する。そして、ソース電極２０５ｓの一部が凹部２２２ｓ内にあり、ドレイン電極２０５ｄの一部が凹部２２２ｄ内にあり、これら部分と２ＤＥＧとの間にあるチャネル層２０２のバンドギャップがキャリア供給層２０４のバンドギャップよりも小さい。このため、接触抵抗が低く、オン抵抗を低減することができる。

次に、第２の実施形態に係る化合物半導体装置を製造する方法について説明する。図４Ａ乃至図４Ｂは、第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、図４Ａ（ａ）に示すように、基板２０１の表面上にチャネル層２０２、スペーサ層２０３及びキャリア供給層２０４を形成する。チャネル層２０２、スペーサ層２０３及びキャリア供給層２０４は、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法等の結晶成長法により形成することができる。

次いで、図４Ａ（ｂ）に示すように、キャリア供給層２０４上に保護膜２１１を形成する。保護膜２１１としては、例えばシリコン窒化膜をプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法で形成する。後にキャリア供給層２０４から除去可能であれば、保護膜２１１に他の材料を用いてもよい。例えばフォトレジストを用いてもよい。また、保護膜２１１は、キャリア供給層２０４の表面にダメージが生じにくい条件で形成することが好ましい。

その後、基板２０１の裏面上に、開口部２２１ｓ及び開口部２２１ｄを形成する予定の領域を開口するレジストパターンを形成する。その後、レジストパターンをマスクとして用いて、基板２０１のエッチングを行うことにより、図４Ａ（ｃ）に示すように、基板２０１に開口部２２１ｓ及び開口部２２１ｄを形成する。このエッチングでは、例えば弗素系ガスを用いたドライエッチングを行う。

続いて、開口部２２１ｓ及び開口部２２１ｄの形成に用いたレジストパターンをマスクとして用いて、チャネル層２０２のエッチングを行うことにより、図４Ａ（ｄ）に示すように、凹部２２２ｓ及び凹部２２２ｄを形成する。このエッチングでは、例えば塩素系ガスを用いたドライエッチングを行う。このとき、凹部２２２ｓ及び凹部２２２ｄの底に、１ｎｍ〜２００ｎｍ、例えば３０ｎｍ程度のチャネル層２０２が残るようにする。なお、開口部２２１ｓ及び開口部２２１ｄの形成に用いたレジストパターンの除去、及び新たなレジストパターンの形成を行った後にチャネル層２０２をエッチングしてもよい。また、開口部２２１ｓ及び開口部２２１ｄの形成に用いたレジストパターンの除去した後に、新たなレジストパターンを形成することなくチャネル層２０２をエッチングしてもよい。

次いで、図４Ｂ（ｅ）に示すように、開口部２２１ｓ及び凹部２２２ｓ内にソース電極２０５ｓを形成し、開口部２２１ｄ及び凹部２２２ｄ内にドレイン電極２０５ｄを形成する。ソース電極２０５ｓ及びドレイン電極２０５ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極２０５ｓを形成する予定の領域及びドレイン電極２０５ｄを形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ程度のＴｉ膜を形成し、その上に厚さが２００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃、例えば５５０℃程度で熱処理（例えば急速加熱処理（ＲＴＡ：rapid thermal annealing））を行い、オーミック接触を得る。

その後、図４Ｂ（ｆ）に示すように、ソース電極２０５ｓ及びドレイン電極２０５ｄを覆う保護膜２１２を基板２０１の裏面上に形成する。保護膜２１２としては、例えばレジスト膜を形成する。続いて、保護膜２１１を除去する。保護膜２１１としてシリコン窒化膜を形成している場合、保護膜２１１はバッファード弗酸を用いたウェットエッチング等により除去することができる。

次いで、素子領域を区画する素子分離領域２３０を形成し（図３（ｂ））、図４Ｂ（ｇ）に示すように、キャリア供給層２０４上にゲート電極２０５ｇを形成し、保護膜２１２を除去する。素子分離領域２３０は、例えば素子分離領域２３０を形成しようとする部分の塩素系ガスを用いたドライエッチング又は素子分離領域２３０を形成しようとする部分へのイオン注入等により形成することができる。ゲート電極２０５ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極２０５ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが３０ｎｍ程度のＮｉ膜を形成し、その上に厚さが４００ｎｍ程度のＡｕ膜を形成する。

その後、図４Ｂ（ｈ）に示すように、ゲート電極２０５ｇを覆うパッシベーション膜２０６をキャリア供給層２０４上に形成する。パッシベーション膜２０６は、例えばプラズマＣＶＤ法、原子層堆積（ＡＬＤ：atomic layer deposition）法、スパッタリング法等により形成することができる。

そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、ＧａＮ系ＨＥＭＴの一例である。図５は、第３の実施形態に係る化合物半導体装置の構造を示す断面図である。

第３の実施形態に係る化合物半導体装置３００では、図５に示すように、キャリア供給層２０４上にソース電極３０５ｓ及びドレイン電極３０５ｄが形成されている。ソース電極３０５ｓ、ドレイン電極３０５ｄは、それぞれ、平面視でソース電極２０５ｓ、ドレイン電極２０５ｄと重なるように形成されている。ソース電極３０５ｓはキャリア供給層２０４の上方の部分３４２ｓを含み、ドレイン電極３０５ｄはキャリア供給層２０４の上方の部分３４２ｄを含む。ソース電極２０５ｓ及びソース電極３０５ｓは互いに電気的に接続され、ドレイン電極２０５ｄ及びドレイン電極３０５ｄは互いに電気的に接続されている。つまり、ソース電極２０５ｓ及びソース電極３０５ｓは互いに同電位にあり、ドレイン電極２０５ｄ及びドレイン電極３０５ｄは互いに同電位にある。パッシベーション膜２０６はゲート電極２０５ｇだけでなくソース電極３０５ｓ及びドレイン電極３０５ｄを覆っている。他の構成は第２の実施形態と同様である。

この化合物半導体装置３００によれば、接触抵抗をより一層低減することができる。

次に、第３の実施形態に係る化合物半導体装置を製造する方法について説明する。図６Ａ乃至図６Ｂは、第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、第２の実施形態と同様にして、キャリア供給層２０４の形成までの処理を行う（図４Ａ（ａ））。次いで、図６Ａ（ａ）に示すように、キャリア供給層２０４上にソース電極３０５ｓ及びドレイン電極３０５ｄを形成する。ソース電極３０５ｓ及びドレイン電極３０５ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極３０５ｓを形成する予定の領域及びドレイン電極３０５ｄを形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ程度のＴｉ膜を形成し、その上に厚さが２００ｎｍ程度のＡｌ膜を形成する。その後、第２の実施形態と同様にしてゲート電極２０５ｇをキャリア供給層２０４上に形成する。

続いて、図６Ａ（ｂ）に示すように、キャリア供給層２０４上にソース電極３０５ｓ、ゲート電極２０５ｇ及びドレイン電極３０５ｄを覆うように保護膜３１１を形成する。保護膜３１１としては、例えばシリコン窒化膜をプラズマＣＶＤ法で形成する。後にキャリア供給層２０４から除去可能であれば、保護膜３１１に他の材料を用いてもよい。例えばフォトレジストを用いてもよい。また、保護膜３１１は、キャリア供給層２０４の表面にダメージが生じにくい条件で形成することが好ましい。

次いで、図６Ａ（ｃ）に示すように、第２の実施形態と同様にして、開口部２２１ｓ及び開口部２２１ｄを形成する。その後、図６Ｂ（ｄ）に示すように、第２の実施形態と同様にして、凹部２２２ｓ及び凹部２２２ｄを形成する。続いて、図６Ｂ（ｅ）に示すように、第２の実施形態と同様にして、ソース電極２０５ｓ及びドレイン電極２０５ｄを形成する。次いで、第２の実施形態と同様にして、熱処理（例えばＲＴＡ）を行い、ソース電極２０５ｓ及びドレイン電極２０５ｄ並びにソース電極３０５ｓ及びドレイン電極３０５ｄのオーミック接触を得る。その後、保護膜３１１を除去する。保護膜３１１としてシリコン窒化膜を形成している場合、保護膜３１１は弗素系ガスを用いたドライエッチング等により除去することができる。続いて、第２の実施形態と同様にして、素子分離領域２３０を形成し、図６Ｂ（ｆ）に示すように、ソース電極３０５ｓ、ゲート電極２０５ｇ及びドレイン電極３０５ｄを覆うパッシベーション膜２０６をキャリア供給層２０４上に形成する。

そして、ソース電極２０５ｓ及びソース電極３０５ｓを互いに電気的に接続する配線並びにドレイン電極２０５ｄ及びドレイン電極３０５ｄを互いに電気的に接続する配線を形成する。更に、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。

キャリア供給層２０４にソース電極３０５ｓ用の凹部及びドレイン電極３０５ｄ用の凹部を形成し、これら凹部内にソース電極３０５ｓ及びドレイン電極３０５ｄを形成してもよい。この場合、ソース電極３０５ｓ及びドレイン電極３０５ｄと２ＤＥＧとの距離がより短くなるため、接触抵抗を更に低減することが可能となる。

（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＧａＮ系ＨＥＭＴの一例である。図７は、第４の実施形態に係る化合物半導体装置の構造を示す断面図である。

第４の実施形態に係る化合物半導体装置４００では、図７に示すように、凹部２２２ｓの底からソース電極３０５ｓに達する孔４２３ｓ、及び凹部２２２ｄの底からドレイン電極３０５ｄに達する孔４２３ｄがチャネル層２０２、スペーサ層２０３及びキャリア供給層２０４に形成されている。孔４２３ｓ及び孔４２３ｄはチャネル層２０２、スペーサ層２０３及びキャリア供給層２０４を貫通する。そして、ソース電極２０５ｓに代えてソース電極４０５ｓが開口部２２１ｓ、凹部２２２ｓ及び孔４２３ｓ内に形成され、ドレイン電極２０５ｄに代えてドレイン電極４０５ｄが開口部２２１ｄ、凹部２２２ｄ及び孔４２３ｄ内に形成されている。ソース電極４０５ｓはキャリア供給層２０４との間でチャネル層２０２を挟む部分４４１ｓを含み、ドレイン電極４０５ｄはキャリア供給層２０４との間でチャネル層２０２を挟む部分４４１ｄを含む。孔４２３ｓを通じてソース電極４０５ｓ及びソース電極３０５ｓが互いに電気的に接続され、孔４２３ｄを通じてドレイン電極４０５ｄ及びドレイン電極３０５ｄが互いに電気的に接続されている。

孔４２３ｓは凹部２２２ｓのゲート電極２０５ｇ側の縁から離間して形成され、孔４２３ｄは凹部２２２ｄのゲート電極２０５ｇ側の縁から離間して形成されている。ソース電極４０５ｓのゲート電極２０５ｇ側の縁に近い部分と平面視で重なる領域に２ＤＥＧを確保し、ドレイン電極４０５ｄのゲート電極２０５ｇ側の縁に近い部分と平面視で重なる領域に２ＤＥＧを確保するためである。他の構成は第３の実施形態と同様である。

この化合物半導体装置４００によっても、接触抵抗をより一層低減することができる。

次に、第４の実施形態に係る化合物半導体装置を製造する方法について説明する。図８は、第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、第３の実施形態と同様にして、図８（ａ）に示すように、凹部２２２ｓ及び凹部２２２ｄの形成までの処理を行う。次いで、図８（ｂ）に示すように、凹部２２２ｓの底からソース電極３０５ｓに達する孔４２３ｓ、及び凹部２２２ｄの底からドレイン電極３０５ｄに達する孔４２３ｄを形成する。孔４２３ｓ及び孔４２３ｄの形成では、例えば、孔４２３ｓ及び孔４２３ｄを形成する予定の領域を開口するレジストパターンを基板２０１の裏面上に形成し、レジストパターンをマスクとして用いて、塩素系ガスを用いたドライエッチングを行う。

その後、図８（ｃ）に示すように、開口部２２１ｓ、凹部２２２ｓ及び孔４２３ｓ内にソース電極４０５ｓを形成し、開口部２２１ｄ、凹部２２２ｄ及び孔４２３ｄ内にドレイン電極４０５ｄを形成する。ソース電極４０５ｓ及びドレイン電極４０５ｄは、ソース電極２０５ｓ及びドレイン電極２０５ｄと同様に、例えばリフトオフ法により形成することができる。続いて、第３の実施形態と同様にして、熱処理（例えばＲＴＡ）を行い、ソース電極４０５ｓ及びドレイン電極４０５ｄ並びにソース電極３０５ｓ及びドレイン電極３０５ｄのオーミック接触を得る。

その後、第３の実施形態と同様にして、保護膜３１１を除去し、素子分離領域２３０を形成し、図８（ｄ）に示すように、パッシベーション膜２０６をキャリア供給層２０４上に形成する。

そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。

第３の実施形態と同様に、キャリア供給層２０４にソース電極３０５ｓ用の凹部及びドレイン電極３０５ｄ用の凹部を形成し、これら凹部内にソース電極３０５ｓ及びドレイン電極３０５ｄを形成してもよい。

（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴの一例である。図９は、第５の実施形態に係る化合物半導体装置の構造を示す断面図である。

第５の実施形態に係る化合物半導体装置５００では、図９に示すように、基板２０１とスペーサ層２０３との間に、チャネル層２０２に代えて、バッファ層５０７、バリア層５０８及びチャネル層５０２が形成されている。バッファ層５０７は、例えば厚さが３μｍ程度の意図的な不純物の導入が行われていないＧａＮ層（ｉ−ＧａＮ層）である。バリア層５０８は、例えば厚さが２ｎｍ程度の意図的な不純物の導入が行われていないＡｌＮ層（ｉ−ＡｌＮ層）である。チャネル層５０２は、例えば厚さが５０ｎｍ程度の意図的な不純物の導入が行われていないＧａＮ層（ｉ−ＧａＮ層）である。バッファ層５０７の開口部２２１ｓ、開口部２２１ｄから露出している部分に、それぞれ開口部５２２ｓ、開口部５２２ｄが形成されている。バリア層５０８に、それぞれ開口部５２２ｓ、開口部５２２ｄと連通する開口部５２３ｓ、開口部５２３ｄが形成されている。そして、開口部２２１ｓ、開口部５２２ｓ及び開口部５２３ｓ内にソース電極５０５ｓが形成され、開口部２２１ｄ、開口部５２２ｄ及び開口部５２３ｄ内にドレイン電極５０５ｄが形成されている。ソース電極５０５ｓはキャリア供給層２０４との間でチャネル層５０２を挟む部分５４１ｓを含み、ドレイン電極５０５ｄはキャリア供給層２０４との間でチャネル層５０２を挟む部分５４１ｄを含む。ソース電極５０５ｓ及びドレイン電極５０５ｄはチャネル層５０２と接触している。他の構成は第２の実施形態と同様である。

この化合物半導体装置５００によっても第２の実施形態と同様の効果を得ることができる。また、詳細は後述するが、エッチングの制御が容易という効果も得ることができる。

次に、第５の実施形態に係る化合物半導体装置を製造する方法について説明する。図１０Ａ乃至図１０Ｂは、第５の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、図１０Ａ（ａ）に示すように、基板２０１の表面上にバッファ層５０７、バリア層５０８、チャネル層５０２、スペーサ層２０３及びキャリア供給層２０４を形成する。バッファ層５０７、バリア層５０８、チャネル層５０２、スペーサ層２０３及びキャリア供給層２０４は、例えばＭＯＶＰＥ法等の結晶成長法により形成することができる。

次いで、第２の実施形態と同様にして、図１０Ａ（ｂ）に示すように、キャリア供給層２０４上に保護膜２１１を形成し、基板２０１に開口部２２１ｓ及び開口部２２１ｄを形成する。

その後、開口部２２１ｓ及び開口部２２１ｄの形成に用いたレジストパターンをマスクとして用いて、バッファ層５０７のエッチングを行うことにより、図１０Ａ（ｃ）に示すように、開口部５２２ｓ及び開口部５２２ｄを形成する。このエッチングでは、例えば塩素系ガス及び酸素ガスを含む混合ガスを用いたドライエッチングを行う。なお、開口部２２１ｓ及び開口部２２１ｄの形成に用いたレジストパターンの除去、及び新たなレジストパターンの形成を行った後にバッファ層５０７をエッチングしてもよい。また、開口部２２１ｓ及び開口部２２１ｄの形成に用いたレジストパターンの除去した後に、新たなレジストパターンを形成することなくバッファ層５０７をエッチングしてもよい。

続いて、開口部５２２ｓ及び開口部５２２ｄの形成に用いたレジストパターンをマスクとして用いて、バリア層５０８のエッチングを行うことにより、図１０Ｂ（ｄ）に示すように、開口部５２３ｓ及び開口部５２３ｄを形成する。このエッチングでは、例えば塩素系ガスを用いたドライエッチングを行う。なお、開口部５２２ｓ及び開口部５２２ｄの形成に用いたレジストパターンの除去、及び新たなレジストパターンの形成を行った後にバリア層５０８をエッチングしてもよい。また、開口部５２２ｓ及び開口部５２２ｄの形成に用いたレジストパターンの除去した後に、新たなレジストパターンを形成することなくバリア層５０８をエッチングしてもよい。

次いで、図１０Ｂ（ｅ）に示すように、開口部２２１ｓ、開口部５２２ｓ及び開口部５２３ｓ内にソース電極５０５ｓを形成し、開口部２２１ｄ、開口部５２２ｄ及び開口部５２３ｄ内にドレイン電極５０５ｄを形成する。ソース電極５０５ｓ及びドレイン電極５０５ｄは、ソース電極２０５ｓ及びドレイン電極２０５ｄと同様に、例えばリフトオフ法により形成することができる。その後、第２の実施形態と同様にして、熱処理（例えばＲＴＡ）を行い、オーミック接触を得る。

続いて、第２の実施形態と同様にして、保護膜２１２を形成し、保護膜２１１を除去し、素子分離領域２３０を形成し、図１０Ｂ（ｆ）に示すように、ゲート電極２０５ｇを形成し、保護膜２１２を除去し、パッシベーション膜２０６を形成する。

そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。

この方法では、バリア層５０８とチャネル層５０２との間のエッチング選択比を利用して、チャネル層５０２が露出したところでエッチングを停止することができる。従って、エッチングの制御が容易である。

（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴの一例である。図１１は、第６の実施形態に係る化合物半導体装置の構造を示す断面図である。

第６の実施形態に係る化合物半導体装置６００では、図１１に示すように、チャネル層２０２の凹部２２２ｓに露出する部分、凹部２２２ｄに露出する部分に、それぞれ不純物導入領域６３１ｓ、不純物導入領域６３１ｄが形成されている。また、基板２０１の裏面、開口部２２１ｓに露出する部分及び開口部２２１ｄに露出する部分に不純物導入領域６３２が形成されている。不純物導入領域６３１ｓ、不純物導入領域６３１ｄ及び不純物導入領域６３２には、例えばＳｉがドーピングされている。他の構成は第２の実施形態と同様である。

この化合物半導体装置６００では、不純物導入領域６３１ｓ及び不純物導入領域６３１ｄの抵抗が低いため、接触抵抗をより一層低減することができる。

次に、第６の実施形態に係る化合物半導体装置を製造する方法について説明する。図１２は、第６の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、図１２（ａ）に示すように、第２の実施形態と同様にして、凹部２２２ｓ及び凹部２２２ｄの形成までの処理を行う。次いで、図１２（ｂ）に示すように、基板２０１の裏面、開口部２２１ｓ及び開口部２２１ｄの露出面並びに凹部２２２ｓ及び凹部２２２ｄの露出面にＳｉを導入する。Ｓｉの導入は、例えばイオン注入により行う。その後、熱処理により、導入したＳｉを活性化させる。この熱処理の温度は、例えば１０００℃程度とする。

その後、図１２（ｃ）に示すように、第２の実施形態と同様にして、ソース電極２０５ｓ及びドレイン電極２０５ｄを形成し、熱処理（例えばＲＴＡ）によりオーミック接触を得る。続いて、図１２（ｄ）に示すように、第２の実施形態と同様にして、保護膜２１２の形成以降の処理、例えばゲート電極２０５ｇの形成及びパッシベーション膜２０６の形成を行う。

そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。

なお、不純物導入領域６３１ｓ及び不純物導入領域６３１ｄのＳｉ濃度が高く、所望の接触抵抗が得られる場合には、Ｓｉを活性化させるための熱処理を省略してもよい。

（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴの一例である。図１３は、第７の実施形態に係る化合物半導体装置の構造を示す断面図である。

第７の実施形態に係る化合物半導体装置７００では、図１３に示すように、チャネル層５０２及びバリア層５０８の開口部５２３ｓに露出する部分、並びにバッファ層５０７の開口部５２２ｓに露出する部分に不純物導入領域７３１ｓが形成されている。チャネル層５０２及びバリア層５０８の開口部５２３ｄに露出する部分、並びにバッファ層５０７の開口部５２２ｄに露出する部分に不純物導入領域７３１ｄが形成されている。また、基板２０１の裏面、開口部２２１ｓに露出する部分及び開口部２２１ｄに露出する部分に不純物導入領域６３２が形成されている。不純物導入領域７３１ｓ、不純物導入領域７３１ｄ及び不純物導入領域６３２には、例えばＳｉがドーピングされている。他の構成は第５の実施形態と同様である。

この化合物半導体装置７００では、不純物導入領域７３１ｓ及び不純物導入領域７３１ｄの抵抗が低いため、接触抵抗をより一層低減することができる。

次に、第７の実施形態に係る化合物半導体装置を製造する方法について説明する。図１４は、第７の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、第５の実施形態と同様にして、開口部５２３ｓ及び開口部５２３ｄの形成までの処理を行う（図１０（ｄ））。次いで、図１４（ａ）に示すように、基板２０１の裏面、開口部２２１ｓ及び開口部２２１ｄの露出面、開口部５２２ｓ及び開口部５２２ｄの露出面、開口部５２３ｓ及び開口部５２３ｄの露出面、並びにチャネル層５０２の露出面にＳｉを導入する。Ｓｉの導入は、例えばイオン注入により行う。その後、熱処理により、導入したＳｉを活性化させる。この熱処理の温度は、例えば１０００℃程度とする。

その後、図１４（ｂ）に示すように、第５の実施形態と同様にして、ソース電極５０５ｓ及びドレイン電極５０５ｄを形成し、熱処理（例えばＲＴＡ）によりオーミック接触を得る。続いて、図１４（ｃ）に示すように、第５の実施形態と同様にして、保護膜２１２の形成以降の処理、例えばゲート電極２０５ｇの形成及びパッシベーション膜２０６の形成を行う。

そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。

なお、上記の化合物半導体層の積層構造は一例であり、電界効果トランジスタと機能すれば、化合物半導体層の積層構造は上記のものに限定されない。また、電界効果トランジスタを構成する化合物半導体層を積層することができるものであれば、基板はＳｉＣ基板に限定されない。例えば、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。また、上記のソース電極及びドレイン電極の積層構造は一例であり、上記のものに限定されない。例えば、ソース電極及びドレイン電極が単層から構成されていてもよい。また、ソース電極及びドレイン電極の形成方法はリフトオフ法に限定されない。更に、化合物半導体層としてＧａＮ系の化合物半導体層の他にＧａＡｓ系の化合物半導体層を用いてもよい。

（第８の実施形態）
第８の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図１５は、第８の実施形態に係るディスクリートパッケージを示す図である。

第８の実施形態では、図１５に示すように、第２〜第７の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極２０５ｄ、４０５ｄ又は５０５ｄに接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極２０５ｓ、４０５ｓ又は５０５ｓに接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極２０５ｇに接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。

このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。

（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１６は、第９の実施形態に係るＰＦＣ回路を示す結線図である。

ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第２〜第７の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。

ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。

（第１０の実施形態）
次に、第１０の実施形態について説明する。第１０の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図１７は、第１０の実施形態に係る電源装置を示す結線図である。

電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。

一次側回路１２６１には、第９の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。

二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。

本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第２〜第７の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。

（第１１の実施形態）
次に、第１１の実施形態について説明する。第１１の実施形態は、ＧａＮ系ＨＥＭＴを備えた増幅器に関する。図１８は、第１１の実施形態に係る増幅器を示す結線図である。

増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。

ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第２〜第７の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
チャネル層と、
前記チャネル層の上方のキャリア供給層と、
前記キャリア供給層の上方のゲート電極と、
前記キャリア供給層との間で前記チャネル層を挟む第１の部分を含むソース電極及び前記キャリア供給層との間で前記チャネル層を挟む第２の部分を含むドレイン電極と、
を有し、
前記キャリア供給層のバンドギャップは前記チャネル層のバンドギャップよりも大きいことを特徴とする化合物半導体装置。

（付記２）
前記チャネル層の前記ソース電極が接する領域及び前記ドレイン電極が接する領域に不純物が導入されていることを特徴とする付記１に記載の化合物半導体装置。

（付記３）
前記不純物はＳｉであることを特徴とする付記２に記載の化合物半導体装置。

（付記４）
前記ソース電極は、前記キャリア供給層の上方の第３の部分を含み、
前記ドレイン電極は、前記キャリア供給層の上方の第４の部分を含むことを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。

（付記５）
前記第１の部分と前記第３の部分とが、前記チャネル層及び前記キャリア供給層を貫通する第１の孔を通じて電気的に接続されており、
前記第２の部分と前記第４の部分とが、前記チャネル層及び前記キャリア供給層を貫通する第２の孔を通じて電気的に接続されていることを特徴とする付記４に記載の化合物半導体装置。

（付記６）
付記１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。

（付記７）
付記１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。

（付記８）
基板の上方にチャネル層を形成する工程と、
前記チャネル層の上方にキャリア供給層を形成する工程と、
前記キャリア供給層の上方にゲート電極を形成する工程と、
前記キャリア供給層との間で前記チャネル層を挟む第１の部分を含むソース電極及び前記キャリア供給層との間で前記チャネル層を挟む第２の部分を含むドレイン電極を形成する工程と、
を有し、
前記キャリア供給層のバンドギャップは前記チャネル層のバンドギャップよりも大きいことを特徴とする化合物半導体装置の製造方法。

（付記９）
前記チャネル層の前記ソース電極が接する領域及び前記ドレイン電極が接する領域に不純物を導入する工程を有することを特徴とする付記８に記載の化合物半導体装置の製造方法。

（付記１０）
前記不純物はＳｉであることを特徴とする付記９に記載の化合物半導体装置の製造方法。

（付記１１）
前記チャネル層を形成する工程の前に、
前記基板上にバッファ層を形成する工程と、
前記バッファ層上にバリア層を形成する工程と、
を有し、
前記チャネル層を前記バリア層上に形成し、
前記ソース電極及び前記ドレイン電極を形成する工程は、
前記基板、前記バッファ層及び前記バリア層に開口部を形成して前記チャネル層の一部を露出する工程と、
前記開口部内に金属膜を形成する工程と、
を有することを特徴とする付記８乃至１０のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１２）
前記ソース電極は、前記キャリア供給層の上方の第３の部分を含み、
前記ドレイン電極は、前記キャリア供給層の上方の第４の部分を含むことを特徴とする付記８乃至１１のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１３）
前記ソース電極及び前記ドレイン電極を形成する工程は、
前記チャネル層及び前記キャリア供給層を貫通し、前記第３の部分まで達する第１の孔及び前記チャネル層及び前記キャリア供給層を貫通し、前記第４の部分まで達する第２の孔を形成する工程と、
前記第１の孔を通じて前記第３の部分に電気的に接続されるように前記第１の部分を形成し、前記第２の孔を通じて前記第４の部分に電気的に接続されるように前記第２の部分を形成する工程と、
を有することを特徴とする付記１２に記載の化合物半導体装置の製造方法。

１００、２００、３００、４００、５００、６００、７００：化合物半導体装置
１０２、２０２、５０２：チャネル層
１０４、２０４：キャリア供給層
１０５ｓ、２０５ｓ、３０５ｓ、４０５ｓ、５０５ｓ：ソース電極
１０５ｄ、２０５ｄ、３０５ｄ、４０５ｄ、５０５ｄ：ドレイン電極
１０５ｇ、２０５ｇ：ゲート電極
５０７：バッファ層
５０８：バリア層
６３１ｓ、６３１ｄ、７３１ｓ、７３１ｄ：不純物導入領域

Claims (9)

1. チャネル層と、
   前記チャネル層の上方のキャリア供給層と、
   前記キャリア供給層の上方のゲート電極と、
   前記キャリア供給層との間で前記チャネル層を挟む第１の部分及び前記キャリア供給層の上方に前記第１の部分と電気的に接続された第２の部分を含むソース電極と、
   前記キャリア供給層との間で前記チャネル層を挟む第３の部分及び前記キャリア供給層の上方に前記第３の部分と電気的に接続された第４の部分を含むドレイン電極と、
   を有し、
   前記第１の部分と前記第２の部分とが、前記チャネル層及び前記キャリア供給層を貫通する第１の孔を通じて電気的に接続されており、
   前記第３の部分と前記第４の部分とが、前記チャネル層及び前記キャリア供給層を貫通する第２の孔を通じて電気的に接続されており、
   前記第１の孔は、平面視で、前記ソース電極下において前記ソース電極の両縁のうち前記ゲート電極から遠い方の縁に偏倚して形成されており、
   前記第２の孔は、平面視で、前記ドレイン電極下において前記ドレイン電極の両縁のうち前記ゲート電極から遠い方の縁に偏倚して形成されており、
   前記キャリア供給層のバンドギャップは前記チャネル層のバンドギャップよりも大きいことを特徴とする化合物半導体装置。
2. 前記チャネル層の前記ソース電極が接する領域及び前記ドレイン電極が接する領域に不純物が導入されていることを特徴とする請求項１に記載の化合物半導体装置。
3. 前記不純物はＳｉであることを特徴とする請求項２に記載の化合物半導体装置。
4. 請求項１乃至３のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
5. 請求項１乃至３のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
6. 基板の上方にチャネル層を形成する工程と、
   前記チャネル層の上方にキャリア供給層を形成する工程と、
   前記キャリア供給層の上方にゲート電極を形成する工程と、
   前記キャリア供給層との間で前記チャネル層を挟む第１の部分及び前記キャリア供給層の上方に前記第１の部分と電気的に接続された第２の部分を含むソース電極及び前記キャリア供給層との間で前記チャネル層を挟む第３の部分及び前記キャリア供給層の上方に前記第３の部分と電気的に接続された第４の部分を含むドレイン電極を形成する工程と、
   を有し、
   前記第１の部分と前記第２の部分とが、前記チャネル層及び前記キャリア供給層を貫通する第１の孔を通じて電気的に接続され、
   前記第３の部分と前記第４の部分とが、前記チャネル層及び前記キャリア供給層を貫通する第２の孔を通じて電気的に接続され、
   前記第１の孔は、平面視で、前記ソース電極下において前記ソース電極の両縁のうち前記ゲート電極から遠い方の縁に偏倚して形成され、
   前記第２の孔は、平面視で、前記ドレイン電極下において前記ドレイン電極の両縁のうち前記ゲート電極から遠い方の縁に偏倚して形成され、
   前記キャリア供給層のバンドギャップは前記チャネル層のバンドギャップよりも大きいことを特徴とする化合物半導体装置の製造方法。
7. 前記チャネル層の前記ソース電極が接する領域及び前記ドレイン電極が接する領域に不純物を導入する工程を有することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
8. 前記不純物はＳｉであることを特徴とする請求項７に記載の化合物半導体装置の製造方法。
9. 前記チャネル層を形成する工程の前に、
   前記基板上にバッファ層を形成する工程と、
   前記バッファ層上にバリア層を形成する工程と、
   を有し、
   前記チャネル層を前記バリア層上に形成し、
   前記ソース電極及び前記ドレイン電極を形成する工程は、
   前記基板、前記バッファ層及び前記バリア層に開口部を形成して前記チャネル層の一部を露出する工程と、
   前記開口部内に金属膜を形成する工程と、
   を有することを特徴とする請求項６乃至８のいずれか１項に記載の化合物半導体装置の製造方法。

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