JP2014207379A - 化合物半導体装置及びその製造方法 - Google Patents

Abstract

【課題】特性のばらつきを抑制することができるノーマリオフ動作が可能な化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置の一態様には、基板１１と、基板１１上方に形成された電子走行層１２ｂ及び電子供給層１２ｄと、電子供給層１２ｄ上方に形成されたゲート電極１３と、ゲート電極１３を間に挟むソース電極１４ｓ及びドレイン電極１４ｄと、電子供給層１２ｄとゲート電極１３との間に形成されたｐ型層１９と、が設けられている。ソース電極１４ｓ及びドレイン電極１４ｄは、それぞれ、電子走行層１２ｂ内の２次元電子ガスが存在する領域とオーミック接触する複数の埋設部１７ｓ、１７ｄを有する。
【選択図】図２

Description

本発明は、化合物半導体装置及びその製造方法等に関する。

近年、ＧａＮ層、ＡｌＧａＮ層をそれぞれ電子走行層、電子供給層として用いる電子デバイス（化合物半導体装置）の開発が活発である。このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。ＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の２次元電子ガス（２ＤＥＧ：two dimensional electron gas）がＧａＮ層の上面近傍に発生する。このため、高い出力が得られるのである。

ＧａＮ系ＨＥＭＴは、高い破壊電界強度及び大きい飽和電子速度を有している。このため、ＧａＮ系ＨＥＭＴは、高電圧動作及び高出力が可能な化合物半導体装置として極めて有望である。そして、ＧａＮ系ＨＥＭＴは、高効率スイッチング素子、電気自動車等に用いられる高耐圧電力デバイスとして期待されている。

高濃度２次元電子ガスを利用したＧａＮ系ＨＥＭＴは、多くの場合、ノーマリオン動作する。つまり、ゲート電圧がオフとなっている時に電流が流れる。これは、チャネルに多数の電子が存在するためである。その一方で、高耐圧電力デバイスには、フェイルセーフの観点からノーマリオフ動作が重要視される。

そこで、ノーマリオフ動作が可能なＧａＮ系ＨＥＭＴについて種々の検討が行われている。例えば、電子供給層とゲート電極との間にｐ型ＧａＮ層を設けて２次元電子ガスを打ち消す技術が提案されている。

しかしながら、従来のｐ型ＧａＮ層を含むＧａＮ系ＨＥＭＴでは、ノーマリオフ動作が実現されても、特性がばらつきやすい。

特開２０１２−６４９００号公報 特開２００８−１５９６８１号公報

Yasuhiro Uemoto, Masahiro Hikita, Hiroaki Ueno, Hisayoshi Matsuo, Hidetoshi Ishida, Manabu Yanagihara, Tetsuzo Ueda, Tsuyoshi Tanaka, and Daisuke Ueda, "Gate Injection Transistor (GIT) - A Normally-off AlGaN/GaN Power Transistor Using Conductivity Modulation", IEEE TRANSACTIONS ON ELECTRON DEVICES, 54, 3393 (2007) 引田正洋, 柳原学, 上本康裕, 上田哲三, 田中毅, 上田大助, "GaNパワーデバイス", Panasonic Technical Journal Vol.55, No.2, (2009)

本発明の目的は、特性のばらつきを抑制することができるノーマリオフ動作が可能な化合物半導体装置及びその製造方法を提供することにある。

化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極と、前記ゲート電極を間に挟むソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成されたｐ型層と、が設けられている。前記ソース電極及び前記ドレイン電極は、それぞれ、前記電子走行層内の２次元電子ガスが存在する領域とオーミック接触する複数の埋設部を有する。

化合物半導体装置の製造方法の一態様では、基板上方に電子走行層及び電子供給層を形成し、前記電子供給層上方にゲート電極を形成し、前記ゲート電極を間に挟むソース電極及びドレイン電極を形成し、前記電子供給層と前記ゲート電極との間にｐ型層を形成する。前記ソース電極及び前記ドレイン電極を形成する際に、前記ソース電極及び前記ドレイン電極のそれぞれに、前記電子走行層内の２次元電子ガスが存在する領域とオーミック接触する複数の埋設部を形成する。

上記の化合物半導体装置等によれば、ｐ型層が設けられているためノーマリオオフ動作が可能であり、ｐ型層が設けられていても埋設部の作用により特性のばらつきを抑制することができる。

参考例の構造を示す断面図である。 第１の実施形態に係る化合物半導体装置の構造を示す図である。 第１の実施形態に係る化合物半導体装置のレイアウトを示す図である。 第１の実施形態に係る化合物半導体装置における電子の移動経路を示す図である。 第１の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。 図５Ａに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。 図５Ｂに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。 第２及び第３の実施形態に係る化合物半導体装置の構造を示す図である。 第４の実施形態に係るディスクリートパッケージを示す図である。 第５の実施形態に係るＰＦＣ回路を示す結線図である。 第６の実施形態に係る電源装置を示す結線図である。 第７の実施形態に係る増幅器を示す結線図である。

本願発明者は、従来のｐ型ＧａＮ層を含むＨＥＭＴにおいて特性がばらつく原因について検討を行ったところ、図１に示す参考例のように、ソース電極１１４ｓと電子供給層１１２ｄとの間、ドレイン電極１１４ｄと電子供給層１１２ｄとの間にｐ型ＧａＮ層１１９の残部１１９ｒが存在することがあることが明らかになった。

この参考例では、基板１１１上に、バッファ層１１２ａ、電子走行層１１２ｂ、スペーサ層１１２ｃ及び電子供給層１１２ｄが形成されている。電子走行層１１２ｂの上面近傍に２次元電子ガス（２ＤＥＧ）が存在する。素子領域内において、電子供給層１１２ｄ上にソース電極１１４ｓ及びドレイン電極１１４ｄが形成されている。ソース電極１１４ｓ及びドレイン電極１１４ｄの間において、ｐ型ＧａＮ層１１９が電子供給層１１２ｄ上に形成されている。ｐ型ＧａＮ層１１９の下方では、電子走行層１１２ｂの上面近傍の２次元電子ガスが打ち消されている。ｐ型ＧａＮ層１１９上にゲート電極１１３が形成されている。

このような構造のＨＥＭＴを製造する場合、ｐ型ＧａＮ層１１９を全面に形成した後に、ｐ型ＧａＮ層１１９のドライエッチングを行う。この場合、ｐ型ＧａＮ層１１９と電子供給層１１２ｄとの界面でドライエッチングを停止することが重要である。これは、ｐ型ＧａＮ層１１９が残留している場合には、打ち消す必要がない２次元電子ガスまでもが影響を受け、電子供給層１１２ｄが過剰にエッチングされている場合には、その分だけ２次元電子ガスの生成量が減少するからである。しかしながら、ｐ型ＧａＮ層１１９に表面荒れ及びエッチングばらつきが不可避的に存在するため、全領域において完全に均一なドライエッチングを行うことはできない。また、ｐ型ＧａＮ層１１９の厚さを完全に均一なものとすることもできない。これらは、基板１１１のサイズが大きくなるほど顕著となる。このため、ドライエッチングの制御を極めて高い精度で行ったとしても、ｐ型ＧａＮ層１１９の局所的な残留は避けられない。

そして、電子供給層１１２ｄにはｎ型のＡｌＧａＮ（ｎ−ＡｌＧａＮ）が用いられており、電子供給層１１２ｄとの間でオーミック接触を確保するために、ソース電極１１４ｓ及びドレイン電極１１４ｄの材料には仕事関数が小さい金属が用いられている。しかし、仕事関数が小さい金属とｐ型ＧａＮ層１１９との間にオーミック接触を確保することはできない。従って、上記のように残部１１９ｒが存在している場合、コンタクト抵抗が局所的に高くなってしまう。このため、特性が変動してしまうのである。

なお、残部１１９ｒが形成された場合でも、高温熱処理を行うことにより、電子供給層１１２ｄ及び残部１１９ｒとソース電極１１４ｓとを合金化し、電子供給層１１２ｄ及び残部１１９ｒとドレイン電極１１４ｄとを合金化すれば、コンタクト抵抗のばらつきを抑制することは可能である。しかしながら、合金化が生じるような高温熱処理を行うと、ゲート電極１１３とｐ型ＧａＮ層１１９との反応が生じたり、ゲート電極１１３とソース電極１１４ｓとの間の領域及びゲート電極１１３とドレイン電極１１４ｄとの間の領域において電子供給層１１２ｄ等にＮ空孔形成及びＧａ脱離等のダメージが生じたりする。

本願発明者は、このような知見に基づいて鋭意検討を重ねた結果、以下に示す実施形態の構成に想到した。

（第１の実施形態）
先ず、第１の実施形態について説明する。図２は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。図２（ａ）は断面図であり、図２（ｂ）は平面図であり、図２（ａ）は図２（ｂ）中のＩ−Ｉ線に沿った断面を示す。

第１の実施形態では、図２に示すように、例えば基板１１上方に、バッファ層１２ａ、電子走行層１２ｂ、スペーサ層１２ｃ及び電子供給層１２ｄが形成されている。バッファ層１２ａ、電子走行層１２ｂ、スペーサ層１２ｃ及び電子供給層１２ｄが窒化物の化合物半導体積層構造１２に含まれる。基板１１は、例えばサファイア基板、ＳｉＣ基板、ＧａＮ基板又はシリコン基板である。バッファ層１２ａ及び電子走行層１２ｂは、例えば意図的な不純物のドーピングが行われていないｉ型のＧａＮ層（ｉ−ＧａＮ層）であり、これらの総厚は１μｍ〜３μｍ程度である。バッファ層１２ａは、基板１１の表面に存在する格子欠陥の電子走行層１２ｂへの伝播を防止している。スペーサ層１２ｃは、例えば厚さが５ｎｍ程度の意図的な不純物のドーピングが行われていないｉ型のＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）である。電子供給層１２ｄは、例えば厚さが１５ｎｍ程度のｎ型のＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）である。ｉ−ＡｌＧａＮ層及びｎ−ＡｌＧａＮ層の組成はＡｌ_x1Ｇａ_1-x1Ｎで表わされ、ｘ１の値は０．１〜０．５程度（例えば０．２）である。ｎ−ＡｌＧａＮ層には、Ｓｉが１×１０¹⁸ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度（例えば５×１０¹⁸ｃｍ^-3）ドーピングされている。電子走行層１２ｂの上面近傍に２次元電子ガス（２ＤＥＧ）が存在する。

化合物半導体積層構造１２に、素子領域を画定する素子分離領域が形成されており、素子領域内において、電子供給層１２ｄ上にソース電極１４ｓ及びドレイン電極１４ｄが形成されている。ソース電極１４ｓの下方では、電子供給層１２ｄ、スペーサ層１２ｃ及び電子走行層１２ｂに、２次元電子ガスまで到達する溝状の複数の凹部１６ｓが形成されており、埋設部１７ｓが凹部１６ｓ内に設けられている。埋設部１７ｓはソース電極１４ｓの一部である。ドレイン電極１４ｄの下方では、電子供給層１２ｄ、スペーサ層１２ｃ及び電子走行層１２ｂに、２次元電子ガスまで到達する溝状の複数の凹部１６ｄが形成されており、埋設部１７ｄが凹部１６ｄ内に設けられている。埋設部１７ｄはドレイン電極１４ｄの一部である。凹部１６ｓの深さ及び凹部１６ｄの深さは、例えば３０ｎｍ程度である。ソース電極１４ｓ及びドレイン電極１４ｄには、仕事関数が低い導電材、例えばＴｉ及びＡｌの積層体又はＴａ及びＡｌの積層体が用いられる。ソース電極１４ｓ及びドレイン電極１４ｄに用いられる導電材の仕事関数は、電子走行層１２ｂとのオーミック接触の確保の観点から、４．３ｅＶ以下であることが好ましい。

ソース電極１４ｓ及びドレイン電極１４ｄの間において、ｐ型層１９が電子供給層１２ｄ上に形成されている。ｐ型層１９は、例えば厚さが１００ｎｍ程度のｐ型のＧａＮ層（ｐ−ＧａＮ層）である。ｐ−ＧａＮ層には、Ｍｇが１×１０¹⁹ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度（例えば５×１０¹⁹ｃｍ^-3）ドーピングされている。ｐ型層１９の下方では、電子走行層１２ｂの上面近傍の２次元電子ガスが打ち消されている。つまり、ｐ型層１９の下方では、電子走行層１２ｂの上面近傍に２次元電子ガスが存在しない。

ｐ型層１９上にゲート電極１３が形成されている。つまり、ゲート電極１３がソース電極１４ｓ及びドレイン電極１４ｄに挟まれている。ゲート電極１３、ソース電極１４ｓ、ドレイン電極１４ｄ及び電子供給層１２ｄを覆うパッシベーション膜１５が形成されている。パッシベーション膜１５としては、例えばシリコン窒化膜が形成されている。パッシベーション膜１５には、外部端子等の接続のための開口部が形成されている。

例えば、ゲート長は２μｍ程度であり、平面視でのゲート電極１３とソース電極１４ｓとの距離及びゲート電極１３とドレイン電極１４ｄとの距離はいずれも１０μｍ程度である。また、凹部１６ｓ及び凹部１６ｄの幅は１００ｎｍ程度〜１０００ｎｍ程度、例えば５００ｎｍ程度であり、凹部１６ｓ同士の間隔（ピッチ）及び凹部１６ｄ同士の間隔（ピッチ）も１００ｎｍ程度〜１０００ｎｍ程度、例えば５００ｎｍ程度である。

基板１１の表面側から見たレイアウトは、例えば図３のようになる。つまり、ゲート電極１３、ソース電極１４ｓ及びドレイン電極１４ｄの平面形状が櫛歯状となっており、ソース電極１４ｓ及びドレイン電極１４ｄが交互に配置されている。そして、複数のゲート電極１３が互いに共通接続され、複数のソース電極１４ｓが互いに共通接続され、複数のドレイン電極１４ｄが互いに共通接続されている。また、素子領域を画定する素子分離領域１８が形成されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。

第１の実施形態では、ソース電極１４ｓ及びドレイン電極１４ｄが、電子供給層１２ｄだけでなく、電子走行層１２ｂ内の２次元電子ガスが存在する領域ともオーミック接触する。このため、仮に、ソース電極１４ｓ及びドレイン電極１４ｄの下にｐ型層１９が存在していたとしても、ソース電極１４ｓ及びドレイン電極１４ｄ中の電子の移動経路は２次元電子ガスに繋がっている。例えば、図４（ａ）に示すように、ソース電極１４ｓの下方においてｐ型層１９の残部である残留ｐ型層１９ｒが電子供給層１２ｄ上に存在していたとしても、ほとんどの電子は、低抵抗の経路である埋設部１７ｓを介して２次元電子ガスに流れ込む。図４（ｂ）に示すように、電子供給層１２ｄに意図しない若干の過剰エッチング部１９ｅが存在していたとしても、ほとんどの電子は、低抵抗の埋設部１７ｓを介して２次元電子ガスに流れ込む。図４（ｃ）に示すように、残留ｐ型層１９ｒ及び過剰エッチング部１９ｅの双方が存在している場合も、ほとんどの電子は、低抵抗の埋設部１７ｓを介して２次元電子ガスに流れ込む。従って、図４（ａ）〜（ｃ）に示す各状態の間のコンタクト抵抗のばらつきは極めて小さい。つまり、残留ｐ型層１９ｒ及び過剰エッチング部１９ｅの影響は無視できる程度であり、ほぼ均一なコンタクト抵抗が得られる。これはドレイン電極１４ｄ側でも同様である。

更に、本実施形態では、複数の凹部１６ｓが形成されているため、ソース電極１４ｓの下方での電界集中を分散することができる。更に、ソース電極１４ｓの下方にも広く２次元電子ガスが存在しているため、この２次元電子ガスを利用した高速動作も可能である。これはドレイン電極１４ｄ側でも同様である。このような高速動作の実現のためには、電子走行層１２ｂの平面視でソース電極１４ｓと重なる領域３１の面積に対する、領域３１内で２次元電子ガスが存在する領域３２の総面積の割合が５０％以上であることが好ましく、電子走行層１２ｂの平面視でドレイン電極１４ｄと重なる領域３３の面積に対する、領域３３内で２次元電子ガスが存在する領域３４の面積の割合が５０％以上であることが好ましい。また、埋設部１７ｓ及び埋設部１７ｄのいずれも、ソース電極１４ｓ及びドレイン電極１４ｄ間での、つまりチャネル領域での電子の移動方向４１の複数箇所に形成されていることが好ましい。

次に、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図５Ａ乃至図５Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。図５Ａ（ｃ）は図３中のＩＩ−ＩＩ線に沿った断面を示し、他の図は図３中のＩ−Ｉ線に沿った断面を示す。

先ず、図５Ａ（ａ）に示すように、基板１１上に、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により、バッファ層１２ａ、電子走行層１２ｂ、スペーサ層１２ｃ及び電子供給層１２ｄをエピタキシャル成長させる。この結果、電子走行層１２ｂの上面近傍に２次元電子ガスが発生する。バッファ層１２ａ、電子走行層１２ｂ、スペーサ層１２ｃ及び電子供給層１２ｄが化合物半導体積層構造１２に含まれる。

次いで、図５Ａ（ｂ）に示すように、電子供給層１２ｄ上に、例えばＭＯＶＰＥ法により、ｐ型層１９の原料膜１９ａをエピタキシャル成長させる。その後、熱処理を行ってｐ型不純物を活性化させる。この結果、電子走行層１２ｂの上面近傍から２次元電子ガスが消滅する。

バッファ層１２ａ、電子走行層１２ｂ、スペーサ層１２ｃ、電子供給層１２ｄ及び原料膜１９ａのエピタキシャル成長では、例えば、Ａｌの原料ガスとしてＴＭＡ（トリメチルアルミニウム）を用い、Ｇａの原料ガスとしてＴＭＧ（トリメチルガリウム）を用い、Ｎの原料ガスとしてＮＨ₃（アンモニア）を用いる。つまり、これらの混合ガスを用いる。ｎ型の化合物半導体層を成長させる際には、例えば、Ｓｉを含むＳｉＨ₄ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸ｃｍ^-3程度〜１×１０²⁰ｃｍ^-3程度、例えば５×１０¹⁸ｃｍ^-3程度とする。原料膜１９ａへのＭｇのドーピング濃度は、１×１０¹⁹ｃｍ^-3程度〜１×１０²⁰ｃｍ^-3程度、例えば５×１０¹⁹ｃｍ^-3程度とする。

続いて、図５Ａ（ｃ）に示すように、素子領域を画定する素子分離領域１８を原料膜１９ａ及び化合物半導体積層構造１２に形成する。素子分離領域１８の形成では、例えば、素子分離領域１８を形成する予定の領域を露出するフォトレジストのパターンを原料膜１９ａ上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。イオン注入に代えて、このパターンをエッチングマスクとする塩素系ガスを用いたドライエッチングを行ってもよい。上記のように、図５Ａ（ｃ）は図３中のＩＩ−ＩＩ線に沿った断面を示す。

次いで、図５Ｂ（ｄ）に示すように、原料膜１９ａ及び素子分離領域１８上に導電膜１３ａを形成する。導電膜１３ａとしては、例えば、スパッタリング法又は真空蒸着法により、厚さが１００ｎｍ程度のＮｉ膜を形成する。Ｎｉ膜に代えて、Ｗ膜、Ａｕ膜、Ｐｄ膜、Ｔａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜又はＡｌ膜を形成してもよい。

その後、図５Ｂ（ｅ）に示すように、ゲート電極１３を形成する予定の領域を覆い、他の部分を露出するレジストパターン２１を導電膜１３ａ上に形成する。続いて、レジストパターン２１をマスクとして、導電膜１３ａ及び原料膜１９ａのドライエッチングを行う。導電膜１３ａの残部がゲート電極１３となり、原料膜１９ａの残部がｐ型層１９となる。原料膜１９ａが除去された領域の下方では、電子走行層１２ｂの上面近傍に、再度、２次元電子ガスが発生する。

次いで、図５Ｂ（ｆ）に示すように、レジストパターン２１を除去する。その後、凹部１６ｓを形成する予定の領域及び凹部１６ｄを形成する予定の領域に開口部２２ａを有し、他の部分を覆うレジストパターン２２をゲート電極１３及び電子供給層１２ｄ上に形成する。続いて、レジストパターン２２をマスクとして、電子供給層１２ｄ、スペーサ層１２ｃ及び電子走行層１２ｂのドライエッチングを行うことにより、凹部１６ｓ及び凹部１６ｄを形成する。

次いで、図５Ｃ（ｇ）に示すように、レジストパターン２２を除去する。その後、凹部１６ｓ内の埋設部１７ｓを有するソース電極１４ｓ、及び凹部１６ｄ内の埋設部１７ｄを有するドレイン電極１４ｄを形成する。ソース電極１４ｓ及びドレイン電極１４ｄは、例えばリフトオフ法により形成することができる。ソース電極１４ｓ及びドレイン電極１４ｄを形成する際には、例えば、厚さが２０ｎｍ程度のＴｉ層を形成し、その上に厚さが２００ｎｍ程度のＡｌ層を形成する。この積層体に代えて、厚さが２０ｎｍのＴａ層を形成し、その上に厚さが２００ｎｍ程度のＡｌ層を形成してもよい。その後、４００℃程度〜６００℃程度、例えば５５０℃程度で窒素雰囲気中での熱処理を行うことにより、ソース電極１４ｓ及びドレイン電極１４ｄと化合物半導体積層構造１２との間をオーミック接触させる。

続いて、図５Ｃ（ｈ）に示すように、ゲート電極１３、ソース電極１４ｓ及びドレイン電極１４ｄ等を覆うパッシベーション膜１５を形成する。パッシベーション膜１５としては、例えばプラズマ化学気相成長（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）法により、シリコン窒化膜を形成する。

そして、必要に応じて配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。

このような製造方法において、ｐ型層１９のドライエッチング（図５Ｂ（ｅ））の際に厳密な制御を行ったとしても、図４（ａ）〜（ｃ）に示すように、残留ｐ型層１９ｒ及び／又は過剰エッチング部１９ｅが発生することがある。しかし、本実施形態では、複数の埋設部１７ｓ及び複数の埋設部１７ｄが、２次元電子ガスが存在する領域とオーミック接触しているため、残留ｐ型層１９ｒ及び／又は過剰エッチング部１９ｅによるコンタクト抵抗の変動は無視できる程度に小さい。従って、ＧａＮ系ＨＥＭＴの特性のばらつきを抑制することができる。

また、合金化のための高温熱処理が行われていないため、高温熱処理に伴うゲート電極１３とｐ型層１９との反応及び化合物半導体積層構造１２のダメージはない。

（第２の実施形態）
次に、第２の実施形態について説明する。図６（ａ）は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。

第１の実施形態では、溝状の複数の凹部１６ｓ及び凹部１６ｄが形成されているのに対し、第２の実施形態では、円形の穴状の複数の凹部２６ｓがソース電極１４ｓの下方に形成され、円形の穴状の複数の凹部２６ｄがドレイン電極１４ｄの下方に形成されている。そして、埋設部１７ｓが凹部２６ｓ内に設けられ、埋設部１７ｄが凹部２６ｄ内に設けられている。凹部２６ｓ及び凹部２６ｄの直径は１００ｎｍ程度〜１０００ｎｍ程度、例えば５００ｎｍ程度であり、凹部２６ｓ同士の間隔（ピッチ）及び凹部２６ｄ同士の間隔（ピッチ）も１００ｎｍ程度〜１０００ｎｍ程度、例えば５００ｎｍ程度である。他の構成は第１の実施形態と同様である。

このように構成された第２の実施形態でも、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
次に、第３の実施形態について説明する。図６（ｂ）は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。

第１の実施形態では、溝状の複数の凹部１６ｓ及び凹部１６ｄが形成されているのに対し、第２の実施形態では、矩形の穴状の複数の凹部３６ｓがソース電極１４ｓの下方に形成され、矩形の穴状の複数の凹部３６ｄがドレイン電極１４ｄの下方に形成されている。そして、埋設部１７ｓが凹部３６ｓ内に設けられ、埋設部１７ｄが凹部３６ｄ内に設けられている。他の構成は第１の実施形態と同様である。

このように構成された第３の実施形態でも、第１の実施形態と同様の効果を得ることができる。

（第４の実施形態）
第４の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図７は、第４の実施形態に係るディスクリートパッケージを示す図である。

第４の実施形態では、図７に示すように、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１４ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１４ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１３に接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。

このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。

（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図８は、第５の実施形態に係るＰＦＣ回路を示す結線図である。

ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。

ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。

（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図９は、第６の実施形態に係る電源装置を示す結線図である。

電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。

一次側回路２６１には、第５の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。

二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。

本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。

（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを備えた増幅器に関する。図１０は、第７の実施形態に係る増幅器を示す結線図である。

増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。

ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第３の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。

なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等の窒化物を用いることができる。また、これらの混晶を用いることもできる。

また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。

基板として、ＳｉＣ基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
基板と、
前記基板上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極と、
前記ゲート電極を間に挟むソース電極及びドレイン電極と、
前記電子供給層と前記ゲート電極との間に形成されたｐ型層と、
を有し、
前記ソース電極及び前記ドレイン電極は、それぞれ、前記電子走行層内の２次元電子ガスが存在する領域とオーミック接触する複数の埋設部を有することを特徴とする化合物半導体装置。

（付記２）
前記電子走行層の平面視で前記ソース電極と重なる第１の領域の面積に対する、前記第１の領域内で２次元電子ガスが存在する第２の領域の総面積の割合が５０％以上であることを特徴とする付記１に記載の化合物半導体装置。

（付記３）
前記電子走行層の平面視で前記ドレイン電極と重なる第３の領域の面積に対する、前記第３の領域内で２次元電子ガスが存在する第４の領域の総面積の割合が５０％以上であることを特徴とする付記１又は２に記載の化合物半導体装置。

（付記４）
前記電子走行層、前記電子供給層及び前記ｐ型層は、窒化物半導体を含有することを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。

（付記５）
前記電子走行層、前記電子供給層及び前記ｐ型層は、ガリウムを含有することを特徴とする付記４に記載の化合物半導体装置。

（付記６）
前記埋設部は、前記ソース電極及び前記ドレイン電極間での電子の移動方向の複数箇所に位置することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。

（付記７）
前記ソース電極と前記電子供給層及び前記電子走行層との間、及び前記ドレイン電極と前記電子供給層及び前記電子走行層との間に、合金化処理に伴う界面が存在しないことを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。

（付記８）
前記ソース電極及び前記ドレイン電極は、仕事関数が４．３ｅＶ以下の導電材を含有す
ることを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。

（付記９）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。

（付記１０）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。

（付記１１）
基板上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にゲート電極を形成する工程と、
前記ゲート電極を間に挟むソース電極及びドレイン電極を形成する工程と、
前記電子供給層と前記ゲート電極との間にｐ型層を形成する工程と、
を有し、
前記ソース電極及び前記ドレイン電極を形成する工程は、前記ソース電極及び前記ドレイン電極のそれぞれに、前記電子走行層内の２次元電子ガスが存在する領域とオーミック接触する複数の埋設部を形成する工程を有することを特徴とする化合物半導体装置の製造方法。

（付記１２）
前記電子走行層の平面視で前記ソース電極と重なる第１の領域の面積に対する、前記第１の領域内で２次元電子ガスが存在する第２の領域の総面積の割合が５０％以上であることを特徴とする付記１１に記載の化合物半導体装置の製造方法。

（付記１３）
前記電子走行層の平面視で前記ドレイン電極と重なる第３の領域の面積に対する、前記第３の領域内で２次元電子ガスが存在する第４の領域の総面積の割合が５０％以上であることを特徴とする付記１１又は１２に記載の化合物半導体装置の製造方法。

（付記１４）
前記電子走行層、前記電子供給層及び前記ｐ型層は、窒化物半導体を含有することを特徴とする付記１１乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１５）
前記電子走行層、前記電子供給層及び前記ｐ型層は、ガリウムを含有することを特徴とする付記１４に記載の化合物半導体装置の製造方法。

（付記１６）
前記埋設部を、前記ソース電極及び前記ドレイン電極間での電子の移動方向の複数箇所に形成することを特徴とする付記１１乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１７）
前記ソース電極と前記電子供給層及び前記電子走行層との合金化処理、及び前記ドレイン電極と前記電子供給層及び前記電子走行層との合金化処理を行わないことを特徴とする付記１１乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１８）
前記ソース電極及び前記ドレイン電極は、仕事関数が４．３ｅＶ以下の導電材を含有す
ることを特徴とする付記１１乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１９）
前記ｐ型層を形成する工程は、
前記ｐ型層の原料膜を前記電子供給層上に形成する工程と、
前記原料膜をドライエッチングする工程と、
を有することを特徴とする付記１１乃至１８のいずれか１項に記載の化合物半導体装置の製造方法。

１１：基板
１２：化合物半導体積層構造
１３：ゲート電極
１４ｓ：ソース電極
１４ｄ：ドレイン電極
１６ｓ、１６ｄ、２６ｓ、２６ｄ、３６ｓ、３６ｄ：凹部
１７ｓ、１７ｄ：埋設部
１９：ｐ型層
１９ｅ：過剰エッチング部
１９ｒ：残留ｐ型層

Claims (10)

1. 基板と、
   前記基板上方に形成された電子走行層及び電子供給層と、
   前記電子供給層上方に形成されたゲート電極と、
   前記ゲート電極を間に挟むソース電極及びドレイン電極と、
   前記電子供給層と前記ゲート電極との間に形成されたｐ型層と、
   を有し、
   前記ソース電極及び前記ドレイン電極は、それぞれ、前記電子走行層内の２次元電子ガスが存在する領域とオーミック接触する複数の埋設部を有することを特徴とする化合物半導体装置。
2. 前記電子走行層の平面視で前記ソース電極と重なる第１の領域の面積に対する、前記第１の領域内で２次元電子ガスが存在する第２の領域の総面積の割合が５０％以上であることを特徴とする請求項１に記載の化合物半導体装置。
3. 前記電子走行層の平面視で前記ドレイン電極と重なる第３の領域の面積に対する、前記第３の領域内で２次元電子ガスが存在する第４の領域の総面積の割合が５０％以上であることを特徴とする請求項１又は２に記載の化合物半導体装置。
4. 前記電子走行層、前記電子供給層及び前記ｐ型層は、窒化物半導体を含有することを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
5. 前記電子走行層、前記電子供給層及び前記ｐ型層は、ガリウムを含有することを特徴とする請求項４に記載の化合物半導体装置。
6. 請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
7. 請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
8. 基板上方に電子走行層及び電子供給層を形成する工程と、
   前記電子供給層上方にゲート電極を形成する工程と、
   前記ゲート電極を間に挟むソース電極及びドレイン電極を形成する工程と、
   前記電子供給層と前記ゲート電極との間にｐ型層を形成する工程と、
   を有し、
   前記ソース電極及び前記ドレイン電極を形成する工程は、前記ソース電極及び前記ドレイン電極のそれぞれに、前記電子走行層内の２次元電子ガスが存在する領域とオーミック接触する複数の埋設部を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
9. 前記電子走行層の平面視で前記ソース電極と重なる第１の領域の面積に対する、前記第１の領域内で２次元電子ガスが存在する第２の領域の総面積の割合が５０％以上であることを特徴とする請求項８に記載の化合物半導体装置の製造方法。
10. 前記電子走行層の平面視で前記ドレイン電極と重なる第３の領域の面積に対する、前記第３の領域内で２次元電子ガスが存在する第４の領域の総面積の割合が５０％以上であることを特徴とする請求項８又は９に記載の化合物半導体装置の製造方法。

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