JP2014241379A - 半導体装置 - Google Patents

Abstract

【課題】電界緩和効果と界面制御効果とを得て、耐圧の向上と電流コラプスの抑制とをともに実現すること。
【解決手段】基体１１上の第１半導体層１２上に、第１半導体層１２よりもバンドギャップが広い窒化物系半導体から構成した第２半導体層１３を設ける。第２半導体層１３の表面の部分に、第２半導体層１３のバンドギャップと等しいまたは狭い窒化物系半導体からなる第３半導体層１４を、一端部が階段状になるように形成する。第１電極１５を第２半導体層１３とショットキー接触させつつ第３半導体層１４の階段状部に乗り上げて段差を有する階段形状に設ける。２次元電子ガス７のキャリア密度について、第３半導体層１４の階段状部直下の領域Ａのキャリア密度は、領域Ａ以外の領域におけるキャリア密度より低くなる。第２電極１６は第２半導体層１３にオーミック接触させつつ、第３半導体層１４の他端部と離間させて設ける。
【選択図】図１

Description

本発明は、ショットキーバリアダイオードや電界効果トランジスタなどの半導体装置に関する。

ワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、大パワー用、あるいは高周波用半導体デバイスの材料として非常に魅力的である。代表的なワイドバンドギャップ半導体として、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮまたはこれらのうち２以上の混晶である窒化物系半導体がある。ＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置は、ピエゾ分極および自発分極によって、ヘテロ接合界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有している。そのため、このようなＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置、たとえばショットキーバリアダイオードや電界効果トランジスタは、高耐圧、低いオン抵抗、および速いスイッチング速度を有し、パワースイッチング応用に非常に好適である。

また、より高い耐圧を実現するために、ＡｌＧａＮ／ＧａＮヘテロ接合構造を有する素子において、ショットキー電極が、半導体層の表面に形成された絶縁体からなる表面保護膜上に乗り上げて階段形状を成し、フィールドプレート構造を形成しているものが知られている（非特許文献１参照）。

また、高周波数動作および高出力動作を実現するために、基板上にＧａＮ電子走行層、ＡｌＧａＮ電子供給層、およびＧａＮキャップ層を順次積層して、ＧａＮキャップ層上にゲート電極、ゲート電極の両側のＡｌＧａＮ電子供給層上にソース電極およびドレイン電極が形成された半導体装置において、ゲート電極とソース電極との間のＧａＮキャップ層に凹部が形成され、この凹部が有する底面下におけるＧａＮキャップ層の厚さを、ゲート電極下におけるＧａＮキャップ層の厚さに比べて薄くする半導体装置が提案されている（特許文献１）。

特開２０１１−１１４２６９号公報

N. Zhang, U.K. Mishra, "High Breakdown GaN HEMT with Overlapping Gate Structure", IEEE Electron Device Letters, vol.21, no.9, 2000

しかしながら、上述したフィールドプレート構造においては、電子供給層が露出すると、その上層に形成される絶縁膜との界面において界面特性が悪化してしまい、電流コラプスの発生や半導体装置の信頼性の低下を招いてしまうという問題があった。また、上述したキャップ層を設けるキャップ構造においては、電子供給層の露出を抑制することができる一方、フィールドプレート構造のような電界緩和効果が生じないという問題があった。

本発明は、上記に鑑みてなされたものであって、その目的は、電界緩和効果と界面制御効果とを得ることができ、耐圧の向上と電流コラプスの抑制とをともに実現可能な半導体装置を提供することにある。

上述した課題を解決し、上記目的を達成するために、本発明に係る半導体装置は、基体と、基体上に形成された窒化物系半導体からなる第１半導体層、第１半導体層の上に形成され第１半導体層よりもバンドギャップが広い窒化物系半導体からなる第２半導体層、および第２半導体層の上に選択的に形成され第２半導体層よりもバンドギャップが狭い窒化物系半導体からなる第３半導体層、を含む半導体積層体と、第２半導体層の上に形成され第３半導体層の一部の上に乗り上げて少なくとも１段の段差を有する階段形状を成している第１電極と、半導体積層体の少なくとも一部の層の上に設けられる第２電極と、を備え、第１半導体層の第２半導体層との界面にはキャリアが発生しており、第３半導体層直下の領域のうちの、第１電極の段差部分の直下の第１領域におけるキャリアのキャリア密度が、他の領域である第２領域におけるキャリア密度よりも低いことを特徴とする。

本発明に係る半導体装置は、上記の発明において、第１電極は、第２半導体層とショットキー接触していることを特徴とする。

本発明に係る半導体装置は、上記の発明において、第１電極と前記第２半導体層との間に絶縁膜が形成されていることを特徴とする。

本発明に係る半導体装置は、上記の発明において、第２半導体層は、Ａｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなることを特徴とする。

本発明に係る半導体装置は、上記の発明において、第３半導体層の第１電極側の膜厚と、第３半導体層の第２電極側の膜厚とが異なることを特徴とする。

本発明に係る半導体装置は、上記の発明において、第３半導体層における第１電極側における不純物濃度と、第３半導体層における第２電極側における不純物濃度とが異なることを特徴とする。

本発明に係る半導体装置は、上記の発明において、第３半導体層と第２電極とが離間していることを特徴とする。

本発明に係る半導体装置は、上記の発明において、第３半導体層上に少なくとも１層の半導体層が積層され、第１電極が、第３半導体層上の少なくとも１層の半導体層上に乗り上げて階段形状を成すことを特徴とする。

本発明に係る半導体装置は、上記の発明において、第３半導体層上に選択的に第４半導体層および少なくとも１層の第５半導体層が順次積層され、第１電極が、第５半導体層上に乗り上げて階段形状を成すことを特徴とする。この構成において、第３半導体層上の一部に第４半導体層が積層されているとともに、第４半導体層上の全面に第５半導体層が積層されていることを特徴とする。

本発明に係る半導体装置は、上記の発明において、第５半導体層が、第２半導体層のバンドギャップより狭いバンドギャップの窒化物系半導体からなることを特徴とする。

本発明に係る半導体装置は、上記の発明において、第４半導体層がＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）からなり、膜厚が５ｎｍ以下であることを特徴とする。

本発明による半導体装置によれば、電界緩和効果と界面制御効果とを得ることができ、耐圧の向上と電流コラプスの抑制とをともに実現することができる。

図１は、実施の形態１に係る半導体装置の模式的な断面図である。 図２は、ＧａＮ膜との格子不整合の比率と、ＧａＮ膜とのバンドギャップの差との関係を示すグラフである。 図３は、実施の形態２に係る半導体装置の模式的な断面図である。 図４は、実施の形態３に係る半導体装置の模式的な断面図である。 図５は、実施の形態４に係る半導体装置の模式的な断面図である。 図６は、実施の形態４に係る半導体装置の模式的な断面図である。 図７は、実施の形態１に係る半導体装置の他の例を示す模式的な断面図である。 図８は、実施の形態１に係る半導体装置の他の例を示す模式的な断面図である。

以下、本発明の実施形態について図面を参照しつつ説明する。なお、以下の実施形態の全図においては、同一または対応する部分には同一の符号を付す。また、本発明は以下に説明する実施形態によって限定されるものではない。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。

（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の模式的な断面図である。この半導体装置１は、ショットキーバリアダイオード、またはＭＩＳＦＥＴやＨＦＥＴなどの電界効果トランジスタであって、基体１１上に形成された、第１半導体層１２、第２半導体層１３、第３半導体層１４、第１電極１５、および第２電極１６を備えている。

基体１１は、第１半導体層１２の下地となる層であり、たとえば、Ｓｉ、ＳｉＣ、サファイア、またはＧａＮ等からなる基板上に、適宜バッファ層などの所望の半導体層が形成された構成を有する。

第１半導体層１２は、窒化物系半導体からなる層であり、電子走行層として機能する。第２半導体層１３は、第１半導体層１２の表面に形成され、第１半導体層１２よりもバンドギャップが広い窒化物系半導体からなり、電子供給層（バリア層）として機能する。第２半導体層１３は、膜厚がたとえば１５〜４０ｎｍ、好ましくは２０〜３０ｎｍであり、Ａｌ組成がたとえば１５〜３５％であり、２０〜３０％であればより好ましい。

第３半導体層１４は、第２半導体層１３の表面の部分に、第１電極１５側の一部が階段状に形成された階段状部を有して設けられる。第３半導体層１４は、第２半導体層１３のバンドギャップと等しいまたはより狭いバンドギャップの窒化物系半導体からなり、キャップ層として機能する。第３半導体層１４は、階段状部の厚い部分の膜厚がたとえば１０〜２００ｎｍ、好適には３０〜１８０ｎｍ、階段状部以外の薄い部分の膜厚がたとえば１〜５０ｎｍ、好適には１〜３０ｎｍであり、Ａｌ組成はたとえば０〜２０％、好適には０〜１５％である。

以上の第１半導体層１２はたとえばＧａＮからなり、第２半導体層１３および第３半導体層１４は、Ａｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなる。この実施の形態１においては、第２半導体層１３はたとえばＡｌＧａＮからなり、第３半導体層１４はたとえばＧａＮからなる。なお、第１半導体層１２、第２半導体層１３、および第３半導体層１４を構成する窒化物系半導体材料は、バンドギャップが所望の関係を満たすものであれば特に限定されない。ここで図２は、ＧａＮ膜とのバンドギャップの差とＧａＮ膜との格子不整合の比率との関係を示すグラフである。図２から、第３半導体層１４を構成するＡｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）のバンドギャップが、第２半導体層１３を構成するＡｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）のバンドギャップより狭くなるように、それらの組成を適宜選択することによって、第２半導体層１３および第３半導体層１４を構成する材料として種々の窒化物系半導体を採用できることが分かる。なお、第１半導体層１２および第２半導体層１３との間においても同様である。

また、ここで、第２半導体層１３としては、単層のＡｌ_ｘＧａ_ｙＩｎ_ｚＮに限定されるものではなく、複合層の界面に２次元電子ガスが発生しない範囲で、平均組成がＡｌ_ｘＧａ_ｙＩｎ_ｚＮとなるような、組成が互いに異なる複数の半導体層からなる積層構造としても良い。具体的にたとえば、ＧａＮ層とＡｌＮ層とを交互に繰り返して積層させた疑似混晶層としてもよい。この場合、上述した好適なＡｌ組成は、平均Ａｌ組成に置き換えることが可能である。

また、図１に示すように、第１電極１５は、第２半導体層１３とショットキー接触するとともに、第３半導体層１４の階段状部に乗り上げて、少なくとも１段の段差を有する階段形状を成している。なお、段差の数は特に限定されない。このような第１電極１５の階段形状は、第３半導体層１４の端部を階段状に形成し、その階段状の端部の表面に第１電極１５を形成したり、第３半導体層１４を多層構造として、その多層構造の端部を階段状に形成したりすることで実現できる。

また、第１電極１５はたとえばＮｉ／Ａｕ構造を有し、半導体装置１がダイオード（ＳＢＤ）の場合にはアノード電極として機能し、電界効果トランジスタ（ＦＥＴ）の場合には、ゲート電極として機能する。さらに、第１電極１５は、第２半導体層１３とショットキー接触するショットキー接触部１５ａを有する。このように、第１電極１５がショットキー接触部１５ａを有することにより、半導体装置１におけるしきい値を下げ、オン抵抗も下げることができる。なお、半導体装置１がＭＩＳＦＥＴの場合には、ゲート電極としての第１電極１５は、第２半導体層１３および第３半導体層１４上に絶縁膜を介して設けられる。

一方、第２電極１６は、第２半導体層１３の表面において第１電極１５とは隔てて、第３半導体層１４の他端部側に形成されている。第２電極１６はたとえばＴｉ／Ａｌ構造を有し、第２半導体層１３にオーミック接触している。ここで、第２電極１６は、第２半導体層１３の表面に設けられる場合に限定されるものではない。例えば、図７に示すように、第２電極１６と第２半導体層１３との間に、たとえば第３半導体層１４の一部や別途形成したたとえばＧａＮ層などの、オーミックコンタクトを妨げない層を設けてもよい。また、図８に示すように、第２半導体層１３の表面から第１半導体層１２の内部に至る深さまでエッチング除去した部分に、第１半導体層１２における第２半導体層１３との界面に形成された２次元電子ガスに直接オーミックコンタクトをとるように、エッチング溝の領域に第２電極１６を形成してもよい。すなわち、第２電極１６は、第１半導体層１２、第２半導体層１３、および第３半導体層１４を含んで構成される半導体積層体の少なくとも一部の層の上に設けられている。たとえば、図８では、第２電極１６が２次元電子ガスに直接接する位置までエッチング除去しているが、第２半導体層１３の内部に至る深さの溝に第２電極１６を形成してもよい。

また、第２電極１６は、第３半導体層１４の他端部とは離間して形成されている。これにより、第１電極１５と第２電極１６との間のリークが低減される。また、第２電極１６と第３半導体層１４との離間間隔は、Ａｌを含む窒化物系半導体から構成される第２半導体層１３の露出による電流コラプスの発生や界面準位に関する不具合が生じない範囲にするのが望ましく、具体的には、１〜１０００ｎｍ、好適には、１〜２００ｎｍである。

なお、以上の第２半導体層１３、第３半導体層１４、第１電極１５、および第２電極１６の表面を覆うようにして、たとえばＳｉＮ_ｘ、ＳｉＯ_２、Ａｌ_２Ｏ_３などの絶縁体からなる保護膜（図示せず）を設けても良い。

以上のように構成された実施の形態１による半導体装置１においては、第２半導体層１３のバンドギャップが第１半導体層１２のバンドギャップよりも広く、第１半導体層１２における第２半導体層１３との界面に、ピエゾ分極や自発分極によりキャリアとしての２次元電子ガス（２ＤＥＧ）７が発生している。ここで、第１電極１５の端部の第３半導体層１４の階段状部直下の第１領域である領域Ａでは、領域Ａ以外の領域よりもキャリア密度が低くなっている。また、第１電極１５と第２電極１６との間における第３半導体層１４の階段状部以外の部分直下の第２の領域である領域Ｂにおいては、領域Ａよりもキャリア密度が高くなっているとともに、領域Ａ，Ｂ以外の領域である第３の領域よりもキャリア密度が低くなっている。図１では、キャリア密度を破線の太さで表している。すなわち、領域Ａでは２次元電子ガス７ａのキャリア密度はその他の領域の２次元電子ガス７，７ｂのキャリア密度よりも低く（破線が細く）なっている。また、領域Ｂでは２次元電子ガス７ｂのキャリア密度は、領域Ａの２次元電子ガス７ａのキャリア密度より高く（破線が太く）、領域Ａ，Ｂ以外の領域の２次元電子ガス７のキャリア密度よりも低く（破線が細く）なっている。たとえば、領域Ａでの２次元電子ガス７ａのキャリア密度Ｎｓは１０^１２ｃｍ^−２のオーダーで、４５０Ｖ以上の耐圧を確保するためには６×１０^１２ｃｍ^−２以下、６００Ｖ以上の耐圧を確保するためには４×１０^１２ｃｍ^−２以下であるが、領域Ａ，Ｂ以外の領域での２次元電子ガス７のキャリア密度Ｎｓは１×１０^１３ｃｍ^−２程度である。

ここで、アノード電極（第１電極１５）とカソード電極（第２電極１６）との間に逆電圧を印加すると、第１電極１５側から２次元電子ガス７が徐々に空乏化していく。このとき、第１電極１５と第３半導体層１４の階段状部直下であって距離が近い領域Ａの２次元電子ガス７ａとの間に強い電界が発生する。しかしながら、２次元電子ガス７ａはキャリア密度が低くされており空乏化しやすいため、第１電極１５と２次元電子ガス７ａとの間の電界が強くなる前に２次元電子ガス７ａが空乏化する。これによって、第３半導体層１４中での強い電界の発生が抑制または防止される。その結果、半導体装置１の耐圧の低下が抑制され、素子特性の劣化も抑制される。また、第３半導体層１４によって第２半導体層１３の表面が可能な限り露出しないようにしていることにより、さらに上層に形成される絶縁体からなる保護膜（図示せず）と第２半導体層１３との界面特性を制御して、界面制御効果を確保することができる。

（実施の形態２）
次に、本発明の実施の形態２による半導体装置について説明する。図３は、本発明の実施の形態２に係る半導体装置の模式的な断面図である。図３に示すように、この半導体装置２は、実施の形態１と同様、ショットキーバリアダイオード、またはＨＦＥＴなどの電界効果トランジスタである。また、半導体装置２は、基体１１上に形成された、第１半導体層１２、第２半導体層１３、第３半導体層フィールドプレート部１７、第３半導体層キャップ部１８、第１電極１５、および第２電極１６を備える。ここで、第３半導体層フィールドプレート部１７は、実施の形態１における第３半導体層１４の階段状部にたとえばイオン注入法などによって選択的にｐ型不純物がドープされたｐ型Ａｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなる。また、実施の形態１における第３半導体層１４の階段状部以外の第３半導体層キャップ部１８は、たとえばアンドープＡｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなる。この実施の形態２においては、第３半導体層フィールドプレート部１７はｐ型ＧａＮからなり、第３半導体層キャップ部１８はアンドープＧａＮ（ｕ−ＧａＮ）からなる。その他の構成は実施の形態１と同様であるので、説明を省略する。

この半導体装置２においては、第１電極１５の端部の第３半導体層フィールドプレート部１７がｐ型窒化物系半導体から構成されていることにより、この直下の第１領域としての領域Ａにおける２次元電子ガス７ａのキャリア密度が、領域Ａ以外の領域よりも低くなっている。また、第３半導体層キャップ部１８直下の第２の領域である領域Ｂにおいては、領域Ａよりもキャリア密度が高くなっているとともに、領域Ａ，Ｂ以外の領域である第３の領域よりもキャリア密度が低くなっている。図３では、キャリア密度を破線の太さで表している。すなわち、領域Ａでは２次元電子ガス７ａのキャリア密度はその他の領域の２次元電子ガス７，７ｃのキャリア密度よりも低く（破線が細く）なっている。また、領域Ｂでは２次元電子ガス７ｃのキャリア密度は、領域Ａの２次元電子ガス７ａのキャリア密度より高く（破線が太く）、領域Ａ，Ｂ以外の領域の２次元電子ガス７のキャリア密度よりも低く（破線が細く）なっている。また、第３半導体層キャップ部１８によって、第２半導体層１３の表面の露出が最小限になっている。したがって、実施の形態２においても、実施の形態１と同様の効果を得ることができる。さらに、第１電極１５の端部の第３半導体層フィールドプレート部１７がｐ型窒化物系半導体から構成されていることにより、同じ組成と膜厚であってアンドープ窒化物系半導体によって構成された場合に比べて、２次元電子ガスのキャリア密度を効果的に低減でき、高耐圧を実現できる。

（実施の形態３）
次に、本発明の実施の形態３による半導体装置について説明する。図４は、本発明の実施の形態３に係る半導体装置の模式的な断面図である。図４に示すように、この半導体装置３は実施の形態１，２と同様、ショットキーバリアダイオードまたはＨＦＥＴなどの電界効果トランジスタである。また、半導体装置３は、基体１１上に形成された、第１半導体層１２、第２半導体層１３、第３半導体層フィールドプレート部１９、第３半導体層キャップ部２０、第１電極１５、および第２電極１６を備える。ここで、第３半導体層フィールドプレート部１９は、実施の形態１における第３半導体層１４の階段状部と同様の構成である。また、第３半導体層キャップ部２０は、実施の形態１における第３半導体層１４の階段状部以外の部分に、たとえばイオン注入法などによってｎ型不純物が選択的にドープされたｎ型Ａｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなる。ここで、この実施の形態３においては、第３半導体層フィールドプレート部１９はたとえばＧａＮからなり、第３半導体層キャップ部２０はたとえばｎ型ＧａＮからなる。その他の構成は実施の形態１と同様であるので説明を省略する。

この半導体装置３においては、第３半導体層フィールドプレート部１９が、実施の形態１における第３半導体層１４の階段状部と同様の構成であることにより、その直下における第１領域としての領域Ａにおける２次元電子ガス７ａのキャリア密度は、その他の領域よりも低くなっている。また、第３半導体層キャップ部２０がｎ型窒化物系半導体から構成されていることにより、その直下における第２領域としての領域Ｂにおける２次元電子ガス７ｄのキャリア密度は、第３半導体層キャップ部２０が同じ組成で同じ膜厚の半導体層であってアンドープまたはｐ型の窒化物系半導体層の場合よりも高くなる。図４では、キャリア密度を破線の太さで表している。すなわち、領域Ａでは２次元電子ガス７ａのキャリア密度はその他の領域の２次元電子ガス７，７ｄのキャリア密度よりも低く（破線が細く）なっている。また、領域Ｂでは２次元電子ガス７ｄのキャリア密度は、領域Ａの２次元電子ガス７ａのキャリア密度より高く（破線が太く）、領域Ａ，Ｂ以外の第３の領域の２次元電子ガス７のキャリア密度と同程度または高くなっている。たとえば、図４においては、領域Ｂにおけるキャリア密度は、領域Ａ，Ｂ以外の領域と同程度のキャリア密度となっている。これによって、半導体装置３の耐圧の低下が抑制されるとともに、半導体装置３におけるオン抵抗が低減される。また、第３半導体層キャップ部２０によって、第２半導体層１３の表面の露出が最小限になっていることにより、実施の形態１，２と同様の界面制御効果をも得ることができる。

（実施の形態４）
次に、本発明の実施の形態４による半導体装置について説明する。図５および図６は、本発明の実施の形態４に係る半導体装置の製造方法を説明するための模式的な断面図である。図６に示すように、この半導体装置４は、実施の形態１による半導体装置１と同様に、ショットキーバリアダイオード、またはＨＦＥＴなどの電界効果トランジスタであって、基体１１上に形成された、第１半導体層１２、第２半導体層１３、キャップ層としての第３半導体層２１、第４半導体層としてのエッチングストップ層２２、フィールドプレート部としての第５半導体層２３、第１電極１５、および第２電極１６を備えている。

そして、第３半導体層２１および第５半導体層２３はそれぞれ、Ａｌ_ｘ１Ｇａ_ｙ１Ｉｎ_ｚ１Ｎ（０≦ｘ１，ｙ１，ｚ１≦１、ｘ１＋ｙ１＋ｚ１＝１）、Ａｌ_ｘ２Ｇａ_ｙ２Ｉｎ_ｚ２Ｎ（０≦ｘ２，ｙ２，ｚ２≦１、ｘ２＋ｙ２＋ｚ２＝１）から構成され、この実施の形態４においては、それぞれたとえばＧａＮからなる。また、第４半導体層としてのエッチングストップ層２２は、Ａｌを含む窒化物系半導体、具体的にはたとえばＡｌ_ｗＧａ_１−ｗＮ（ｘ１，ｘ２＜ｗ≦１）からなる。なお、エッチングストップ層２２の膜厚は、エッチングストップとして機能するとともに、後述する露出したエッチングストップ層２２の除去を容易にするために、好適には５ｎｍ以下である。さらに、第５半導体層２３は、組成が同一または互いに異なる複数の半導体層から構成しても良い。その他の構成は実施の形態１と同様であるので、説明を省略する。

次に、この実施の形態４における半導体装置４の製造方法について説明する。すなわち、図５に示すように、この半導体装置４の製造においては、従来公知の方法により基体１１上に第１半導体層１２、第２半導体層１３、第３半導体層２１、エッチングストップ層２２、および第５半導体層２３を順次形成する。その後、たとえば塩素系ガスを用いたドライエッチング法により、エッチングストップ層２２をエッチングストップとして第５半導体層２３の一部をエッチング除去する。これにより、第３半導体層２１上の残部に階段形状のフィールドプレート部となる第５半導体層２３を形成する。なお、このエッチングストップ層２２を第５半導体層２３のエッチングストップとして使用するためには、エッチングストップ層２２のＡｌ組成比を第５の半導体層２３のＡｌ組成比より大きくするのが望ましい。

次に、たとえば水酸化ナトリウム（ＮａＯＨ）、水酸化カリウム（ＫＯＨ）、またはＴＭＨ（Trimethyl Oxyethyl Ammonium hydroxide）などのエッチング溶液を用いたウェットエッチング法により、露出したエッチングストップ層２２をエッチング除去する。これにより、第３半導体層２１上の一部にエッチングストップ層２２が残され、エッチングストップ層２２上の全面に第５半導体層２３が形成される。その後、第２半導体層１３にショットキー接触しつつ、第３半導体層２１および第５半導体層２３に乗り上げて階段状に第１電極１５を形成する。また、第２半導体層１３にオーミック接触しつつ第３半導体層２１と離間させて第２電極１６を形成する。以上により、図６に示す半導体装置４が得られる。

この実施の形態４によれば、実施の形態１と同様の第１電極１５が乗り上げる第５半導体層２３からなる階段状部を、エッチングストップ層２２を用いて形成していることにより、実施の形態１と同様の効果を得ることができる。

以上、本発明の実施の形態について具体的に説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。たとえば、上述の実施の形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いてもよい。

すなわち、上述の実施の形態２においては、第１電極１５側の第３半導体層フィールドプレート部１７を階段状に形成しているが、第３半導体層フィールドプレート部１７をｐ型窒化物系半導体から構成していることにより、その直下の領域Ａにおける２次元電子ガス７ａのキャリア濃度を低下させることできる。そのため、第３半導体層フィールドプレート部１７を必ずしも階段状に形成する必要はなく、第３半導体層キャップ部１８と同じ膜厚にしてもよい。

また、上述の実施の形態３においては、第１電極１５側の第３半導体層フィールドプレート部１９を階段状に形成しているが、第３半導体層キャップ部２０をｎ型窒化物系半導体から構成していることにより、第３半導体層キャップ部２０の直下の領域Ｂにおける２次元電子ガス７ｂのキャリア密度を増加させることができる。この場合、第３半導体層フィールドプレート部１９直下の領域Ａにおける２次元電子ガス７ａのキャリア密度が、相対的に第３半導体層キャップ部２０の直下の領域Ｂにおける２次元電子ガス７ｂのキャリア密度より低くなる。そのため、第３半導体層フィールドプレート部１９は必ずしも階段状に形成する必要はなく、第３半導体層キャップ部２０と同じ膜厚にしてもよい。

また、上述の実施の形態２，３の場合に限らず、不純物濃度の値を、ｎ型を負、ｐ型を正と定義した場合に、第３半導体層の第１電極１５側における不純物濃度を、第３半導体層の第２電極１６側における不純物濃度より大きくした方が耐圧確保とオン抵抗低減を両立できるため好ましい。

１，２，３，４ 半導体装置
７，７ａ，７ｂ，７ｃ，７ｄ ２次元電子ガス
１１ 基体
１２ 第１半導体層
１３ 第２半導体層
１４，２１ 第３半導体層
１５ 第１電極
１５ａ ショットキー接触部
１６ 第２電極
１７，１９ 第３半導体層フィールドプレート部
１８，２０ 第３半導体層キャップ部
２２ エッチングストップ層
２３ 第５半導体層

Claims (12)

1. 基体と、
   前記基体上に形成された窒化物系半導体からなる第１半導体層、前記第１半導体層の上に形成され前記第１半導体層よりもバンドギャップが広い窒化物系半導体からなる第２半導体層、および前記第２半導体層の上に選択的に形成され前記第２半導体層よりもバンドギャップが狭い窒化物系半導体からなる第３半導体層、を含む半導体積層体と、
   前記第２半導体層の上に形成され前記第３半導体層の一部の上に乗り上げて少なくとも１段の段差を有する階段形状を成している第１電極と、
   前記半導体積層体の少なくとも一部の層の上に設けられる第２電極と、
   を備え、
   前記第１半導体層の前記第２半導体層との界面にはキャリアが発生しており、前記第３半導体層の直下の領域のうちの、前記第１電極の段差部分の直下の第１領域における前記キャリアのキャリア密度が、他の領域である第２領域におけるキャリア密度よりも低い
   ことを特徴とする半導体装置。
2. 前記第１電極は、前記第２半導体層とショットキー接触していることを特徴とする請求項１に記載の半導体装置。
3. 前記第１電極と前記第２半導体層との間に絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
4. 前記第２半導体層は、Ａｌ_ｘＧａ_ｙＩｎ_ｚＮ（０≦ｘ，ｙ，ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記第３半導体層の前記第１電極側の膜厚と、前記第３半導体層の前記第２電極側の膜厚とが異なることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記第３半導体層における前記第１電極側における不純物濃度と、前記第３半導体層における前記第２電極側における不純物濃度とが異なることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記第３半導体層と前記第２電極とが離間していることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記第３半導体層上に少なくとも１層の半導体層が積層され、前記第１電極が、前記第３半導体層上の前記少なくとも１層の半導体層上に乗り上げて前記階段形状を成すことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記第３半導体層上に選択的に第４半導体層および少なくとも１層の第５半導体層が順次積層され、前記第１電極が、前記第５半導体層上に乗り上げて前記階段形状を成すことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
10. 前記第３半導体層上の一部に前記第４半導体層が積層されているとともに、前記第４半導体層上の全面に前記第５半導体層が積層されていることを特徴とする請求項９に記載の半導体装置。
11. 前記第５半導体層が、前記第２半導体層のバンドギャップより狭いバンドギャップの窒化物系半導体からなることを特徴とする請求項９または１０に記載の半導体装置。
12. 前記第４半導体層がＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）からなり、膜厚が５ｎｍ以下であることを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置。

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