KR101248202B1 - 향상 모드 고 전자이동도 트랜지스터 및 그 제조방법 - Google Patents

향상 모드 고 전자이동도 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은, 향상 모드 HEMT 및 그 제조방법을 개시한다.
트랜지스터는, 기판 위의 에피택셜 버퍼층, 상기 버퍼층에 형성되는 소스 및 드레인, 상기 버퍼층 위에 형성되어, 상기 소스 및 드레인 사이에 위치되는 PN-정션 스택, 및
상기 PN-정션 스택 위에 형성되는 게이트로 이루어지고, 여기서, 상기 PN-정션 스택은, P-형 반도체 및 N-형의 반도체의 교대하는 층으로 이루어진다.

Description

향상 모드 고 전자이동도 트랜지스터 및 그 제조방법{Enhancement-mode high-electron-mobility transistor and the manufacturing method thereof}
본 발명은, 집적회로 고 전자이동도 트랜지스터(High-Electron-Mobility Transistor, HEMT) 장치에 관한 것으로서, 더욱 상세히는, 트랜지스터의 쓰레숄드 전압을 높이기 위하여, PN-정션 스택을 가지는 향상 모드 HEMT에 관한 것이다.
높은 출력 파워, 높은 브레이크다운 전압, 및 고온 내성 등, 유리한 특성으로 인하여, GaN(질화 갈륨) HEMT(고 전자이동도 트랜지스터)는, 하이파워 응용분야에서 널리 이용되고 있다. 그러나, 장치의 AlGaN(질화 알루미늄 갈륨)/GaN(질화 갈륨) 헤테로 구조적 버퍼층 속에는, 2차원 전자 가스(Two-Dimensional Electron Gas, 2DEG)를 형성하도록 설계된 많은 극성 캐리어가 존재한다. 이런 상황 하에서, 이 트랜지스터는, 일반적으로 디플리션 모드(Depletion Mode)로 작동된다. 즉, 이 트랜지스터는, 음의 쓰레숄드 전압(Threshold Voltage)을 가지며, 노멀리 온(Normally On) 방식으로 작동된다. 이 트랜지스터는, 제로 게이트 전압으로 바이어스되더라도, 턴 온 된다. 그리고, 이는, 하이파워 반도체 장치의 회로 내에서의 추가적인 전력 손실과 비정상적 턴 온 또는 반응을 초래한다.
환경보호에 대한 의식은, 전기 차량 분야의 빠른 발전을 촉진하고 있으며, 전기 차량에 있어서는, 하이파워 HEMT가 전기회로 내에서 필수적인 역할을 하고 있다. 차량 내의 전기회로는, 대개, 높은 바이어스 전압으로 작동되고 있고, 여기서, 회로는 일시적 전압 임펄스에 영향을 받아서, 트랜지스터가 예기치 않게 턴 온 되는 경우가 있다. 상기 문제를 해소하기 위하여, 심굴형 게이트(Deeply-Recessed-Gate) 구조 또는 CF4(4불화탄소) 플라즈마 처리에 의한 방식의 노멀 오프(Normally-Off) HEMT와 같은, 몇 가지 기술이 제안되어 있지만, 트랜지스터의 쓰레숄드 전압은 최대 0.9 V까지만 증가될 수 있고, 이는 실용 회로의 요구조건을 아직 만족하지 못하는 것이다. 게다가, 심굴형 게이트 구조를 위한 표면 에칭 프로세스 및 CF4 플라즈마 처리를 위한 불소 이온 주입은 모두, 이 트랜지스터의 표면 상태 밀도를 강화시키게 되고, 이로 인하여 그 처리능력과 신뢰성을 열화시킨다.
본 발명은, 추가적 전력 손실과 비정상적 턴 온 또는 반응이 억제되고, 일시적 전압 임펄스에 의해서도, 예기치 않게 턴 온 되지 않는 트랜지스터를 제공함을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 반도체 기판 위에 에피택셜로 형성되는 버퍼층과, 상기 버퍼층 위에 형성되는 소스 및 드레인과, 상기 버퍼층 위에 형성되고, 상기 소스 및 드레인 사이에 위치되는 PN-정션 스택과, 상기 PN-정션 스택 다공형 금속 기판 위에 형성된 게이트로 이루어지며, 여기서 상기 PN-정션 스택은, P-형 반도체 및 N-형 반도체의 교대하는 층으로 구성되는 향상 모드 HEMT가 제공된다.
본 발명의 다른 측면에 따르면, 버퍼 층을 위에 가지는 반도체 기판을 구비하는 단계, 상기 버퍼층 위에 PN-정션 스택을 형성하는 단계, 미리 정해져 있는 게이트 영역 외부의 상기 PN-정션 스택을 에칭하는 단계, 상기 버퍼층 위에서, 상기 PN-정션 스택의 일측에 소스를, 타측에 드레인을 형성하는 단계, 및 상기 PN-정션 스택 위에 게이트를 형성하는 단계로 이루어지며, 여기서 상기 PN-정션 스택은, P-형 반도체 및 N-형 반도체의 교대하는 층으로 구성되는 향상 모드 HEMT의 제조방법이 제공된다.
본 발명의 추가적 적용 범위는, 이하의 상세한 설명으로부터 보다 명확해질 것이다. 하지만, 본 발명의 사상과 범위 내에서의 다양한 변경 및 개량이 상세한 설명에 의하여 통상의 지식을 가진 자에게 명확할 수 있으므로, 본 발명의 실험에 의한 예를 나타내는 상세한 설명 및 특정 실시예들은, 단순히 예시를 위하여 주어지는 것으로 이해되어야 한다.
본 발명의 향상 모드 HEMT 및 그 제조방법은, 공지기술의 향상 모드의 질화 갈륨 트랜지스터의 문제점을 개선하여, PN-정션을 다층 스택함으로써, 쓰레숄드 전압을 대폭으로 향상시키는 효과를 가진다.
본 발명은, 이하의 상세한 설명 및 첨부 도면으로부터 보다 잘 이해될 수 있다. 다만, 이들은 예시 목적으로 제공되는 것이며, 본 발명의 한정을 위한 것은 아니다.
도 1은, 본 발명의 일 실시예에 의한 향상 모드 HEMT의 구조를 나타내는 개략도이다.
도 2는, 본 발명의 다른 실시예에 의한 향상 모드 HEMT의 제조방법의 플로챠트이다.
도 3 ~ 도 9는, 각각 제조 프로세스에 있어서의 실시예의 구조를 나타내는 개략도이다.
본 발명의 모든 기능과 구조적 특성을 보다 잘 이해하고 인지하기 위하여, 다음과 같이 상세한 설명과 더불어 몇 가지 실험 실시예가 제시된다.
도 1을 참조한다. 도 1은, 본 발명의 실시예에 의한 향상 모드 HEMT의 구조를 나타내는 개략도이다. 상기 향상 모드 HEMT(10)는, 버퍼층(12)을 가지는 반도체 기판(11), 소스(13) 및 드레인(14), PN-정션 스택(17), 및 게이트로 이루어진다. 상기 반도체 기판(11)은, 집적회로 장치를 구축하기 위한 기초로서 이용된다. 상기 기판(11)은, GaAs(비화 갈륨), GaN(질화 갈륨), Si(규소), SiC(탄화 규소), 사파이어(Sapphire), 혹은 다른 반도체 재료일 수 있다. 상기 버퍼층(12)은, GaAs, GaN, AlN(질화 알루미늄), 혹은 AlGaN(질화 알루미늄 갈륨)으로 형성되고, 상기 반도체 기판(11) 위에 에피택셜 방법으로 형성된다. 버퍼층의 층 구조인 AlGaN/GaN/AlN이 실시예에서 사용되고 있으나, 이에 한정되지 않으며, 다른 단일층 또는 복합층 구조일 수 있다. 전계효과(Field-Effect) 트랜지스터의 활성영역을 제공하기 위하여 또는 다른 반도체 장치를 구축하기 위하여, AlGaN 서브레이어 내에 웰(well)이 형성된다. 상기 버퍼층(12)은, 상기 기판과 반도체 장치용 상기 활성영역 사이의 결정격자의 부조화를 완화시키기 위하여 또한 이용된다. 상기 소스(13) 및 드레인(14)은, 버퍼층(12) 위에 형성되며, Ti(티타늄), Al(알루미늄), W(텅스텐), Ni(니켈), 혹은 Au(금)으로 구성될 수 있다.
향상 모드 HEMT의 쓰레숄드 전압을 효과적으로 증가시키기 위하여, P-형 반도체(152) 및 N-형 반도체(151)의 교대하는 층으로 구성되는 상기 PN-정션 스택(17)이, 상기 버퍼층(12) 위에 형성된다. 하나의 PN 정션(15)의 상층은 P-형이고, 하층은 N-형이다. 상기 PN-정션은, 에피텍셜 또는 CVD(Chemical Vapor Deposition; 화학 기상 성장) 프로세스에 의하여, GaAs, GaN, AlN, 혹은 AlGaN으로 형성되는데, 이에 한정되지 않으며, 다른 반도체 재료나 제조 프로세스로 될 수 있다. PN 정션(15)의 내재 포텐셜은 약 0.7 V이기 때문에, 전계효과 트랜지스터와 직렬로 연결되었을 때, 이 트랜지스터를 턴 온시킬 쓰레숄드 전압은 약 0.7 V만큼 증가될 수 있다. 그러나, 향상 모드 HEMT가 비정상적으로 턴 온 되는 것을 방지하기 위해서는, 높은 쓰레숄드 전압의 향상 모드 HEMT가 요구되고 있다. 본 실시예에서는, 상기 버퍼층(12) 위의 M 개의 PN 정선을 가지는 PN-정션 스택(17)이, 향상 모드 HEMT(10)의 쓰레숄드 전압을 0.7 V의 M 배, 즉 0.7M V로 증가시킬 수 있다. 예컨대, 트랜지스터의 요구되는 쓰레숄드 전압이 50 V라면, 72 개의 PN 정션이, P-형 및 N-형 반도체 층을 교대함으로써 상기 버퍼층(12) 위에 적층될 수 있다. 상기 PN 정션의 양(M)은, 다양한 응용의 실제 요구사항에 따라서 설계된다. 마지막으로, 높은 쓰레숄드 전압을 가지는 HEMT를 완성하기 위하여, 상기 게이트(16)가, 상기 PN 정션 스택의 위에 형성된다. 상기 게이트(16)의 재질은, Pt(백금), Al, Ti, Au, WN2(질화 텅스텐), 혹은 이들의 혼합물로 구성되는 그룹으로부터 선택될 수 있다. 이 실시예에서, 상기 PN-정션 스택은, 상기 소스 및 드레인과 떨어져 있다.
도 2를 참조하면, 본 발명의 다른 실시예에 의한 향상 모드 HEMT의 제조방법의 플로챠트가 개략적으로 나타나 있다. 스텝 21에서, 버퍼층(12)을 위에 가지는 반도체 기판(11)이 제공된다. 상기 반도체 기판(11)은, 집적회로 장치를 구축하기 위한 기초로서 이용되며, GaAs, GaN, Si, SiC, 사파이어, 혹은 다른 반도체 재료로 이루어질 수 있다. 상기 버퍼층(12)은, 에피택셜 방법으로, GaAs, GaN, AlN, AlGaN, 혹은 상기 재료들의 복수의 서브레이어들로 형성된다. 본 실시예에서는, 버퍼층의 2층 구조인 AlGaN/GaN이 이용되고 있으나, 이에 한하지 않고, 다른 단일층 구조 또는 AlGaN/GaN/AlN 및 GaN/AlGaN/AlN/GaN/AlN과 같은 다중층 구조일 수 있다. 다음으로 스텝 23에서, PN-정션 스택(17)이 상기 버퍼층 위에 형성되는데, 여기서, 각 PN 정션은, P-형(152) 및 N-형(151) 반도체 층으로 구성되어, 상기 PN-정션 스택(17)은, P-형 반도체 및 N-형 반도체의 교대하는 층들의 적층이다. 상기 PN 정선은, 에피텍셜 또는 CVD 프로세스에 의하여, GaAs, GaN, AlN, 또는 AlGaN으로 형성되는데, 이에 한하지 않고, 다른 반도체 재료나 제조 프로세스일 수 있다. 그 후, 스텝 25에서, 미리 정해져 있는 게이트 영역의 외부의 PN-정션 스택(17)을 에칭하기 위하여, 포토 리소그래피(Photolithography) 프로세스가 이용된다. 그 후 스텝 27에서, 소스(13) 및 드레인(14)이, 각각 상기 버퍼층(12) 위로서 상기 PN-정션 스택(17)의 양측에 형성된다. 상기 소스 및 드레인은, Ti, Al, W, Ni, 혹은 Au로 이루어질 수 있다. 마지막으로 스텝 29에서, 게이트가, 상기 PN 정션 스택의 위에 형성된다. 상기 게이트(16)의 재질은, Pt, Al, Ti, Au, WN2(질화 텅스텐), 혹은 이들의 혼합물로 구성되는 그룹으로부터 선택될 수 있다. 또한, 이 실시예에서, 상기 PN-정션 스택은, 상기 소스 및 드레인과 떨어져 있다.
더욱 특정하면, 본 발명에 의한 상기 PN-정션 스택은, 종래의 디플리션 모드(depletion-mode) 또는 향상 모드 전계효과 트랜지스터와 결합되어, 트랜지스터의 쓰레숄드 전압을 더욱 증가시킬 수 있다. 이하는 예시적 실시예이다. 먼저, 도 3에 나타낸 바와 같이, 위에 버퍼층(12)을 가지는 반도체 기판(11)이 제공된다. 이 버퍼층(12)은, 기판(11) 위에 에피텍셜로 성장된 AlGaN/GaN 헤테로 구조이다. 포토 리소그래피 프로세스에 의하여, 미리 정해져 있는 게이트 영역을 패턴하기 위하여 포토 레지스트(18)가 이용된다. 다음으로, 도 4에 나타낸 바와 같이, 불소 이온이 AlGaN 층(122)에 진입하여, 전계효과 트랜지스터의 채널 내에 캐리어를 공핍(deplete)시키도록 하기 위하여, 상기 기판(11)에 CF4 플라즈마 처리가 가해진다. 따라서, 트랜지스터는 향상 모드 전계효과 트랜지스터가 된다. 다음으로, 도 5에 나타낸 바와 같이, 포토 레지스트(18)가 제거되고, PN-정션 스택(17)을 형성하기 위하여, N-형 및 P-형 반도체 층이, 상기 버퍼층(12)/기판(11) 위에 교대로 퇴적된다. 따라서, 트랜지스터 채널 내에서 불소 이온의 캐리어 공핍이라는 잇점을 얻을 수 있고, 이는 또한 트랜지스터의 쓰레숄드 전압을 증가시키는 상기 PN-정션 스택(17)의 성능에 결합될 수 있다. 그 후, 미리 정해져 있는 게이트 영역 이외의 상기 PN-정션 스택(17)을 제거하기 위하여, 상기 포토 리소그래피 프로세스가 이용된다. 그러나, 도 6에 있어서, 상기 미리 정해져 있는 게이트 영역 내의 상기 PN-정션 스택(17)은, 트랜지스터의 쓰레숄드 전압을 제어하기 위하여 보존된다. 도 7에 나타낸 바와 같이, 상기 버퍼층(12)의 위에는, 상기 PN-정션 스택(17)의 양 측부 상에 각각 소스(13) 및 드레인(14)이 형성된다. 그 후, 포토 리소그래피 프로세스가, 상기 게이트의 포토 레지스트 층을 정의하기 위하여 이용된다. 도 8에 나타낸 바와 같이, 상기 기판(11)은, 상기 게이트 전극 및 상기 PN-정션 스택(17)의 옴 접촉을 형성하기 위하여, 금속 증기에 노출된다. 마지막으로, 리프트 오프(Lift-Off; 금속박리) 프로세스에 의하여, 상기 기판(11)은, 여분의 포토 레지스트 및 금속막을 벗겨내기 위하여, 초음파 진동되는 아세톤에 노출된다. 도 9에 나타낸 바와 같이, 상기 결과로, PN-정션 스택(17)을 가지는 향상 모드 전계효과 트랜지스터가 형성된다.
상기 설명에 대하여, 크기, 재료, 형상, 형태, 기능 및 동작방식, 조립 및 사용에 있어서의 변화를 포함하는 본 발명에 관한 최적 치수 관계는, 그 기술분야의 통상의 기술자에게 명백한 것으로 취급되고, 도면에 예시되고 명세서에 설명된 것과 동등관계인 모든 것은, 본 발명에 속하는 것으로 해석되어야 한다.
본 발명은, 집적회로 고 전자이동도 트랜지스터(High-Electron-Mobility Transistor, HEMT) 장치에 이용할 수 있다.
10 트랜지스터
11 기판
12 버퍼층
13 소스
14 드레인
15 PN-정션
16 게이트
17 PN-정션 스택
18 포토 레지스트

Claims (18)

  1. 반도체 기판 위에 AlGaN/GaN/AlN 또는 GaN/AlGaN/AlN/GaN/AlN 다층 구조(여기서, '/'는 층간 분리를 나타냄)로 에피택셜로 형성되는 버퍼층과,
    상기 버퍼층 위에 형성되는 소스 및 드레인과,
    상기 버퍼층 위에 형성되어, 상기 소스 및 드레인 사이에 위치되며, P-형 반도체 및 N-형의 반도체의 교대하는 층으로 이루어지는 PN-정션 스택과,
    상기 PN-정션 스택 위에 형성되는 게이트로 이루어짐
    을 특징으로 하는 향상 모드 고 전자이동도 트랜지스터.
  2. 청구항 1에 있어서,
    상기 PN-정션 스택은, 상기 소스 및 드레인과 떨어져 있음
    을 특징으로 하는 향상 모드 고 전자이동도 트랜지스터.
  3. 청구항 1에 있어서,
    상기 반도체 기판은, GaAs, GaN, Si, SiC, 및 사파이어로 이루어지는 그룹에서 선택되는 재료로 구성됨
    을 특징으로 하는 향상 모드 고 전자이동도 트랜지스터.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 청구항 1에 있어서,
    상기 소스 및 드레인은, Ti, Al, W, Ni, 혹은 Au로 이루어짐
    을 특징으로 하는 향상 모드 고 전자이동도 트랜지스터.
  8. 청구항 1에 있어서,
    상기 PN 정션은, GaAs, GaN, AlN, 혹은 AlGaN으로 이루어짐
    을 특징으로 하는 향상 모드 고 전자이동도 트랜지스터.
  9. 청구항 1에 있어서,
    상기 게이트는, Pt, Al, Ti, Au, WN2(질화 텅스텐), 혹은 이들의 혼합물로 이루어짐
    을 특징으로 하는 향상 모드 고 전자이동도 트랜지스터.
  10. 청구항 1에 있어서,
    상기 PN-정션 스택은, 적어도 2개의 PN 정션을 구비함
    을 특징으로 하는 향상 모드 고 전자이동도 트랜지스터.
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