KR20220153962A - 반도체 집적 회로 소자 및 그 제조 방법 - Google Patents

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김종섭
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박영환
박준혁
오재준
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Abstract

개시된 반도체 집적 회로 소자는, 채널층, 배리어층, 및 배리어층 상에 이격되게 위치되는 제1 p형 반도체층과 제2 p형 반도체층, 및 제1 p형 반도체층과 제2 p형 반도체층 상에 형성되는 패시베이션층을 포함한다. 패시베이션층은 제1 p형 반도체층과 제2 p형 반도체층 중 적어도 하나의 도펀트를 부분적으로 불활성화시킬 수 있다.

Description

반도체 집적 회로 소자 및 그 제조 방법{semiconductor IC device and method of manufacturing the same}
본 개시는 반도체 집적 회로 소자 및 그 제조 방법에 관한 것이다.
다양한 전력 변환 시스템에는 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자, 즉, 스위칭 소자(switching device)가 요구된다. 전력 변환 시스템에서 스위칭 소자의 효율이 전체 시스템의 효율을 좌우할 수 있다.
실리콘(Si)을 기반으로 하는 파워 소자는 실리콘의 물성 한계와 제조공정의 한계 등으로 인해 효율을 증가시키는 것이 어려워지고 있다. 이러한 한계를 극복하기 위해, GaN 등과 같은 Ⅲ-Ⅴ족 계열의 화합물 반도체를 파워소자에 적용하여 변환 효율을 높이려는 연구나 개발이 진행되고 있다. 최근에는 화합물 반도체의 이종접합(heterojunction) 구조를 이용하는 고 전자 이동도 트랜지스터(HEMT; High Electron Mobility Transistor)가 연구되고 있다.
둘 이상의 문턱 전압을 갖는 복수의 소자를 갖는 반도체 집적 회로 소자 및 그 제조 방법을 제공한다.
일 측면에 따른 반도체 집적 회로 소자는, 채널층; 상기 채널층에 마련되며, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층; 상기 배리어층 상에 이격되게 위치되는 제1 p형 반도체층과 제2 p형 반도체층; 상기 제1 p형 반도체층과 상기 제2 p형 반도체층 상에 형성되는 패시베이션층;을 포함하며, 상기 패시베이션층은 상기 제1 p형 반도체층과 상기 제2 p형 반도체층 중 적어도 하나의 도펀트를 부분적으로 불활성화시킨다.
일 실시예로서, 상기 패시베이션층은, 상기 제1 p형 반도체층 상의 제1부분과, 상기 제2 p반도체층 상의 제2부분을 포함할 수 있으며, 상기 제1부분과 상기 제2부분은 두께와 물질 조성 중 적어도 하나가 다를 수 있다.
일 실시예로서, 상기 패시베이션층은, 상기 제1 p형 반도체층 상의 제1패시베이션층과 상기 제2 p형 반도체층 및 상기 제1패시베이션층 상의 제2패시베이션층을 포함할 수 있으며, 상기 제1패시베이션층과 상기 제2패시베이션층 중 적어도 하나는 상기 제1 p형 반도체층과 상기 제2 p형 반도체층 중 적어도 하나의 도펀트를 부분적으로 불활성화시킬 수 있다.
일 실시예로서, 상기 제1, 제2패시베이션층은 상기 제1, 제2 p형 반도체층을 부분적으로 불활성화시킬 수 있다.
일 실시예로서, 상기 제2패시베이션층은 상기 제2 p형 반도체층의 도펀트를 부분적으로 불활성화시킬 수 있으며, 상기 제1패시베이션층은 상기 제1 p형 반도체층의 불활성화를 방지할 수 있다.
일 실시예로서, 상기 제1 p형 반도체층과 상기 제2 p형 반도체층의 두께는 동일할 수 있다.
일 실시예로서, 상기 제1 p형 반도체층과 상기 제2 p형 반도체층의 두께는 서로 다를 수 있다.
일 실시예로서, 상기 반도체 집적 회로 소자는, 상기 제1 p형 반도체층에 접촉되는 제1게이트; 상기 제2 p형 반도체층에 접촉되는 제2게이트;를 포함하며, 상기 제1게이트와 상기 제2게이트 중 적어도 하나는 대응되는 p형 반도체층에 부분적으로 삽입될 수 있다.
일 측면에 따른 반도체 집적 회로 소자는, 채널층; 상기 채널층에 마련되며, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층; 상기 배리어층 상에 이격되게 위치되는 제1 p형 반도체층과 제2 p형 반도체층; 상기 제1 p형 반도체층과 상기 제2 p형 반도체층의 활성 도펀트 농도가 서로 다르다.
일 실시예로서, 상기 제1 p형 반도체층과 상기 제2 p형 반도체층의 두께가 동일할 수 있다.
일 실시예로서, 상기 제1 p형 반도체층과 상기 제2 p형 반도체층의 두께가 서로 다를 수 있다.
일 실시예로서, 상기 반도체 집적 회로 소자는, 상기 제1 p형 반도체층과 제2 p형 반도체층 상에 형성되는 패시베이션층;을 포함할 수 있으며, 상기 패시베이션층은 상기 제1 p형 반도체층과 상기 제2 p형 반도체층 중 적어도 하나의 도펀트를 부분적으로 불활성화시킬 수 있다.
일 실시예로서, 상기 반도체 집적 회로 소자는, 상기 제1 p형 반도체층에 접촉되는 제1게이트; 상기 제2 p형 반도체층에 접촉되는 제2게이트;를 포함할 수 있으며, 상기 제1게이트와 상기 제2게이트 중 적어도 하나는 대응되는 p형 반도체층에 부분적으로 삽입될 수 있다.
일 측면에 따른 반도체 집적 회로 소자의 제조 방법은, 채널층과, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층과, p형 반도체층을 순차로 형성하는 단계; 상기 p형 반도체층의 일부 영역의 도펀트를 부분적으로 불활성화하는 단계;를 포함할 수 있다.
일 실시예로서, 상기 불활성화시키는 단계는, 상기 p형 반도체층을 서로 이격된 제1 p형 반도체층과 제2 p형 반도체층으로 구획하는 단계; 상기 제1 p형 반도체층과 상기 제2 p형 반도체층 상에 제1패시베이션층을 형성하는 단계; 상기 제1패시베이션층을 식각하여 상기 제2 p형 반도체층을 노출시키는 단계; 상기 제1패시베이션층과 상기 제2 p형 반도체층 상에 제2패시베이션층을 형성하는 단계;를 포함하며, 상기 제1, 제2패시베이션층 중 적어도 하나는 형성 과정에서 대응되는 p형 반도체층의 도펀트를 불활성화시키는 불활성화 이온을 제공할 수 있다.
일 실시예로서, 상기 제1, 제2패시베이션층은 형성 과정에서 상기 제1, 제2 p형 반도체의 도펀트를 부분적으로 불활성화시킬 수 있다.
일 실시예로서, 상기 방법은, 상기 제2패시베이션층을 형성하기 전에 상기 제2 p형 반도체층의 도펀트를 부분적으로 불활성화하는 단계;를 포함할 수 있다.
일 실시예로서, 상기 방법은, 상기 제1 p형 반도체층과 상기 제2 p형 반도체층에 접촉하는 제1게이트와 제2게이트를 형성하는 단계;를 포함하며, 상기 제1게이트와 상기 제2게이트 중 적어도 하나는 대응되는 p형 반도체층에 부분적으로 삽입될 수 있다.
일 실시예로서, 상기 불활성화하는 단계는, 상기 p형 반도체층 상에 제1보호층을 형성하는 단계; 상기 제1보호층을 식각하여 상기 p형 반도체층을 상기 제1보호층에 덮인 제1영역과 상기 제1보호층에 의하여 덮이지 않은 제2영역으로 구획하는 단계; 상기 제1보호층과 상기 제2영역 상에 질화물을 포함하는 불활성화층을 형성하여 상기 p형 반도체층의 상기 제2영역의 도펀트 중 일부를 불활성화하는 단계;를 포함할 수 있다.
일 실시예로서, 상기 불활성화하는 단계는, 상기 p형 반도체층 상에 제1보호층을 형성하는 단계; 상기 제1보호층을 식각하여 상기 p형 반도체층을 상기 제1보호층에 덮인 제1영역과 상기 제1보호층에 의하여 덮이지 않은 제2영역으로 구획하는 단계; 상기 제2영역의 상기 p형 반도체층에 수소 이온을 공급하는 단계;를 포함할 수 있다.
전술한 예시적인 실시예들에 따르면, 둘 이상의 문턱 전압을 갖는 복수의 소자를 갖는 반도체 집적 회로 소자를 구현할 수 있다.
도 1은 일 실시예에 따른 반도체 집적 회로 소자의 개략적인 단면도이다.
도 2는 반도체 집적 회로 소자의 일 실시예의 개략적인 단면도이다.
도 3은 반도체 집적 회로 소자의 일 실시예의 개략적인 단면도이다.
도 4는 반도체 집적 회로 소자의 일 실시예의 개략적인 단면도이다.
도 5는 반도체 집적 회로 소자의 일 실시예의 개략적인 단면도이다.
도 6은 반도체 집적 회로 소자의 일 실시예의 개략적인 단면도이다.
도 7a 내지 도 7f는 반도체 집적 회로 소자의 제조 방법의 일 실시예를 보여주는 도면들이다.
도 8a와 도 8b는 반도체 집적 회로 소자의 제조 방법의 일 실시예를 보여주는 도면들이다.
도 9는 제2 p형 반도체층을 불활성화처리하는 과정의 일 실시예를 보여주는 도면이다.
도 10a 내지 도 10e는 반도체 집적 회로 소자의 제조 방법의 일 실시예를 보여주는 도면들이다.
도 11a 내지 도 11f는 반도체 집적 회로 소자의 제조 방법의 일 실시예를 보여주는 도면들이다.
도 12a와 도 12b는 반도체 집적 회로 소자의 제조 방법의 일 실시예의 단면도들이다.
도 13a와 도 13b는 반도체 집적 회로 소자의 제조 방법의 일 실시예의 단면도들이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 반도체 집적 회로 소자의 개략적인 단면도이다. 반도체 집적 회로 소자는 둘 이상의 소자를 갖는다. 본 실시예에서는 둘 이상의 고 전자 이동도 트랜지스터(HEMT)를 갖는 반도체 집적 회로 소자를 예로 들어 설명하지만 반드시 이에 한정되는 것은 아니다. 고 전자 이동도 트랜지스터(HEMT)는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함할 수 있다. 고 전자 이동도 트랜지스터에서는 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발(induction)할 수 있으며, 이러한 2차원 전자가스는 매우 높은 전자이동도(electron mobility)를 가질 수 있다. 고 전자 이동도 트랜지스터에서 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 낮은 저항으로 인해 전류가 흐르게 되는 노멀리-온(Normally-On) 상태가 되면, 전류 및 파워 소모가 발생할 수 있으며, 드레인 전극과 소스 전극 사이의 전류를 오프 상태로 만들기 위해서는 게이트 전극에 음의 전압(negative voltage)을 가해야 하는 문제가 있다. 이러한 문제들을 해결하기 위한 방안으로 디플리션(depletion) 형성층을 구비함으로써 게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이의 전류가 오프 상태인 노멀리-오프(Normally-Off) 특성을 구현할 수 있다.
도 1을 참조하면, 일 실시예에 따른 반도체 집적 회로 소자는 채널층(20), 채널층(20) 상에 마련되며 채널층(20)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층(30), 배리어층(30) 상에 이격되게 위치되는 제1 p형 반도체층(41)과 제2 p형 반도체층(42)을 포함할 수 있다. 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 활성 도펀트 농도가 서로 다를 수 있다. 도 1에서, 전술한 물질층들은 도시되지 않은 기판 상에 형성될 수 있으며, 도 1은 둘 이상의 HEMT를 구비하는 반도체 집적 회로 소자가 형성된 후에 기판이 제거된 상태를 보여준다.
채널층(20)은 내부에 2차원 전자가스(2-DEG: 2 dimensional electron gas)(21)가 형성될 수 있는 물질로 형성될 수 있다. 배리어층(30)은 채널층(20)보다 큰 에너지 밴드 갭을 갖는 물질로 형성될 수 있다. 배리어층(30) 상에 제1 p형 반도체층(41)과 제2 p형 반도체층(42)이 형성된다. 제1 p형 반도체층(41)과 제2 p형 반도체층(42)은 배리어층(30)과 다른 에너지 밴드 갭을 가질 수 있다. 채널층(20), 배리어층(30), 제1, 제2 p형 반도체층(41)(42)은 동일한 물질을 포함할 수 있으며, 상대적인 위치 및/또는 물질의 서로 다른 조성에 의하여 구별될 수 있다. 예를 들어, 채널층(20), 배리어층(30), 제1, 제2 p형 반도체층(41)(42)은 Ⅲ-Ⅴ족 물질들, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 채널층(20), 배리어층(30), 제1, 제2 p형 반도체층(41)(42)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. 예를 들어, 채널층(20), 배리어층(30), 제1, 제2 p형 반도체층(41)(42)은 AlN, GaN, InN, InGaN 또는 AlGaN, AlInN, AlInGaN 등 중 적어도 하나를 포함할 수 있다.
예를 들어, 채널층(20)은 GaN을 포함할 수 있으며, 언도핑된(undoped) 층일 수 있으며, 불순물이 도핑된 층일 수도 있다. 채널층(20)의 두께는 수백 nm 이하일 수 있다. 예를 들어, 배리어층(30)은 AlGaN을 포함할 수 있다. 예를 들어, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)은 GaN을 포함할 수 있다. 제1 p형 반도체층(41)과 제2 p형 반도체층(42)은 마그네슘(Mg)과 같은 p형 불순물로 도핑된 p형 반도체층일 수 있다.
제1, 제2 게이트(51)(52)는 각각 제1, 제2 p형 반도체층(41)(42)에 접촉된다. 제1 소오스(61)와 제1 드레인(71)은 각각 제1 p형 반도체층(41)의 양측에 위치되며, 채널층(20)에 전기적으로 접촉된다. 제2 소오스(62)와 제2 드레인(72)은 각각 제2 p형 반도체층(42)의 양측에 위치되며, 채널층(20)에 전기적으로 접촉된다. 제1, 제2 게이트(51)(52), 제1, 제2소오스(61)(71), 및 제1, 제2드레인(62)(72)은 전기 전도성 물질로 형성될 수 있다.
채널층(20), 배리어층(30), 제1 p형 반도체층(41), 제1게이트(51), 제1소스(61), 제1드레인(71)에 의하여 제1HEMT(11)가 구현될 수 있다. 또한, 채널층(20), 배리어층(30), 제2 p형 반도체층(42), 제2게이트(52), 제2소스(62), 제1드레인(72)에 의하여 제2HEMT(12)가 구현될 수 있다. 도 1에는 두 개의 HEMT를 구비하는 반도체 집적 회로 소자가 예시적으로 도시되어 있으나, 반도체 집적 회로 소자는 셋 이상의 HEMT를 구비할 수 있다.
제1 p형 반도체층(41)과 제2 p형 반도체층(42)은 디플리션 형성층으로서 기능한다. 제1 p형 반도체층(41)과 제2 p형 반도체층(42)은 베리어층(30)의 대응되는 부분의 에너지 밴드갭(energy bandgap)을 높일 수 있으므로, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)에 대응하는 채널층(20) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있다. 이에 따라, 2차원 전자가스(2DEG) 중 제1 p형 반도체층(41)과 제2 p형 반도체층(42)에 대응하는 부분은 끊어지거나 또는 나머지 부분과는 다른 특성(예를 들면, 전자 농도 등)을 가질 수 있다. 2차원 전자가스(2DEG)가 끊어진 영역을 '단절 영역'이라 할 수 있으며, 이러한 단절 영역에 의해 제1, 제2HEMT(11)(12)는 게이트 전압이 0V일 때 드레인과 소스 사이에서 전류가 흐르지 않는 노멀리-오프(normally-off) 특성을 가질 수 있다.
복수의 HEMT를 구비하는 반도체 집적 회로 소자에서, 복수의 HEMT 중 적어도 하나는 다른 문턱 전압을 가질 수 있다. HEMT의 문턱 전압은 반도체층들, 예를 들어 배리어층(30)의 두께, 조성 등을 조절함으로써 조절될 수 있다. 그러나, 하나의 반도체 집적 회로 소자 내에서 각각의 HEMT에 대하여 반도체층의 두께, 조성을 다르게 하여 문턱 전압을 조절하는 방안은 공정의 복잡성, 성능의 안정성 측면에서 실용성이 높지 않다. 다른 방안으로서, 제1, 제2 p형 반도체층(41)(42)의 도펀트 농도를 조절하여 제1HEMT(11)와 제2HEMT(12)의 문턱 전압을 다르게 할 수 있다. 이 경우, 제1, 제2 p형 반도체층(41)(42)을 각각 다른 공정 조건에서 성장시켜야 하므로 반도체 집적 회로 소자의 제조 공정이 복잡해질 수 있다. 다른 방안으로서, F-ion과 같은 음전하를 띠는 이온을 배리어층(30)에 주입하여 문턱 전압을 조절하는 방안이 고려될 수 있으나, 주입되는 이온의 양을 배리어층(30)의 위치에 따라서 다르게 조절하기가 어려우며, 상대적으로 얇은 배리어층(30) 내에 음이온을 주입할 때에 Rp(projection range)의 조절이 용이하지 않다.
본 실시예의 반도체 집적 회로 소자는, 상대적으로 두꺼운 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 도펀트를 선택적, 부분적으로 불활성화하는 구조를 가질 수 있다. 이에 의하여, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)는 서로 다른 활성 도펀트 농도를 가지며, 제1HEMT(11)와 제2HEMT(12)는 서로 다른 문턱 전압을 갖는다. 활성 도펀트 농도는 도펀트 중 불활성화되지 않은 도펀트의 농도를 말한다.
도 1을 참조하면, 반도체 집적 회로 소자는 제1 p형 반도체층(41)과 제2 p형 반도체층(42) 상에 형성되는 패시베이션층(80)을 포함할 수 있다. 패시베이션층(80)은 형성 과정에서 제1 p형 반도체층(41)과 제2 p형 반도체층(42) 중 적어도 하나의 도펀트를 부분적으로 불활성화시킬 수 있다. 패시베이션층(80)은 형성 과정에서 제1 p형 반도체층(41)과 제2 p형 반도체층(42) 중 적어도 하나에 불활성화 이온을 제공할 수 있다. 불활성화 이온은 제1 p형 반도체층(41)과 제2 p형 반도체층(42) 중 적어도 하나의 도펀트 중 일부와 결합하여 도펀트 중 일부를 불활성화함으로써, 제1 p형 반도체층(41)과 제2 p형 반도체층(42) 중 적어도 하나의 활성 도펀트 농도를 변화시킨다. 불활성화 이온은 예를 들어 수소 이온일 수 있다.
패시베이션층(80)은, 제1 p형 반도체층(41) 상의 제1부분(80a)과, 제2 p형 반도체층(42) 상의 제2부분(80b)을 포함할 수 있으며, 제1부분(80a)과 제2부분(80b)은 두께와 물질 조성 중 적어도 하나가 다를 수 있다. 예를 들어, 패시베이션층(80)은 제1 p형 반도체층(41) 상의 제1패시베이션층(81)과, 제1패시베이션층(81)과 제2 p형 반도체층(42) 상의 제2패시베이션층(82)을 포함할 수 있다. 이 경우, 제1부분(80a)은 순차로 적층된 제1, 제2패시베이션층(81)(82)을 포함하며, 제2부분(80b)은 제2패시베이션층(82)을 포함한다. 이에 의하여, 두께가 다른 제1부분(80a)과 제2부분(80a)을 구비하는 패시베이션층(80)이 구현될 수 있다. 제1, 제2패시베이션층(81)(82)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제1패시베이션층(81)과 제2패시베이션층(82) 중 적어도 하나는 제1 p형 반도체층(41)과 제2 p형 반도체층(42) 중 적어도 하나의 도펀트를 부분적으로 불활성화시킬 수 있는 물질로 형성될 수 있다. 제1패시베이션층(81)과 제2패시베이션층(82) 중 적어도 하나는 제1 p형 반도체층(41)과 제2 p형 반도체층(42) 중 적어도 하나에 불활성화 이온으로서 수소 이온을 제공할 수 있다.
일 예로서, 제1패시베이션층(81)은 제1 p형 반도체층(41)을 부분적으로 불활성화시킬 수 있으며, 제2패시베이션층(82)은 제2 p형 반도체층(42)을 부분적으로 불활성화시킬 수 있다. 제1패시베이션층(81)은 제1 p형 반도체층(41)과 제2 p형 반도체층(42)을 포함하는 배리어층(30) 상에 전체적으로 형성된 후에, 식각 공정을 통하여 제2 p형 반도체층(42) 상의 제1패시베이션층(81)을 제거하여 제2 p형 반도체층(42)을 노출시킨다. 이 경우, 제1패시베이션층(81)은 제1 p형 반도체층(41)과 제2 p형 반도체층(42)을 부분적으로 불활성화시킬 수 있다. 예를 들어, 제1, 제2패시베이션층(81)(82)은 형성 과정에서 제1, 제2 p형 반도체층(41)(42)에 불활성화 이온을 제공할 수 있다. 불활성화 이온은 예를 들어 수소 이온을 포함할 수 있다. 제1, 제2패시베이션층(81)(82)은 수소 이온을 제공할 수 있는 물질을 포함할 수 있다. 예를 들어, 제1, 제2패시베이션층(81)(82)은 질화물을 포함할 수 있다. 질화물은 예를 들어 SiN, SiOxNy을 포함할 수 있다.
SiN-제1패시베이션층(81)과 SiN-제2패시베이션층(82)은 공정 가스, 예를 들어 NH3와 SiH4를 제공함으로써 형성될 수 있는데, 이 과정에서 수소 이온이 발생된다. 먼저, SiN-제1패시베이션층(81)이 형성되는 과정에서 수소 이온은 상면이 노출된 제1, 제2 p형 반도체층(41)(42)으로 주입된다. 수소 이온은 제1, 제2 p형 반도체층(42) 내의 도펀트, 예를 들어 Mg와 반응하여 MgH2를 형성하여 Mg를 불활성화시키며, 제1, 제2 p형 반도체층(42) 내부의 활성 도펀트 농도가 저하된다. 다음으로, SiN-제2패시베이션층(82)이 형성되는 과정에서 수소 이온은 상면이 노출된 제2 p형 반도체층(42)으로 주입된다. 수소 이온은 제2 p형 반도체층(42) 내의 도펀트, 예를 들어 Mg와 반응하여 MgH2를 형성하여 Mg를 불활성화시키며, 제2 p형 반도체층(42) 내부의 활성 도펀트 농도가 추가적으로 저하된다. 이와 같은 구성에 의하여, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 활성 도펀트 농도가 서로 다르므로, 문턱 전압이 서로 다른 제1HEMT(11)와 제2HEMT(12)를 구비하는 반도체 집적 회로 소자가 구현될 수 있다.
일 예로서, 제1패시베이션층(81)은 제1 p형 반도체층(41) 상에 형성되어 제1 p형 반도체층(41)의 도펀트의 불활성화를 방지하는 보호층으로서 기능하고, 제2패시베이션층(82)은 형성 과정에서 제2 p형 반도체층(42)의 도펀트를 부분적으로 불활성화시키는 불활성화층으로서 기능할 수 있다. 예를 들어, 제2패시베이션층(82)은 형성 과정에서 제2 p반도체층(42)에 불활성화 이온으로서 수소 이온을 제공할 수 있으며, 제1패시베이션층(81)은 제1 p형 반도체층(41)에 수소 이온이 침투하지 않도록 차단할 수 있다. 제1패시베이션층(81)은 예를 들어 산화물을 포함할 수 있다. 산화물은 예를 들어 SiO2, HfOx, Al2O3 등을 포함할 수 있다. 제2패시베이션층(82)은 수소 이온을 제공할 수 있는 물질을 포함할 수 있다. 예를 들어, 제2패시베이션층(82)은 질화물을 포함할 수 있다. 질화물은 예를 들어 SiN, SiOxNy을 포함할 수 있다.
SiN-제2패시베이션층(82)은 공정 가스, 예를 들어 NH3와 SiH4를 제공함으로써 형성될 수 있는데, 이 과정에서 수소 이온이 발생된다. 수소 이온은 상면이 노출된 제2 p형 반도체층(42)으로 주입된다. 수소 이온은 제2 p형 반도체층(42) 내의 도펀트, 예를 들어 Mg와 반응하여 MgH2를 형성하여 Mg를 불활성화시키며, 제2 p형 반도체층(42) 내부의 활성 도펀트 농도가 저하된다. 제1 p형 반도체층(41)은 SiO2-제1패시베이션층(81)에 의하여 보호된다. 수소 이온이 SiO2-제1패시베이션층(81)에 의하여 차단되어 제1 p형 반도체층(41)으로 주입되지 않으므로, 제1 p형 반도체층(41)의 활성 도펀트 농도는 변하지 않는다. 이와 같은 구성에 의하여, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 활성 도펀트 농도가 서로 다르므로, 문턱 전압이 서로 다른 제1HEMT(11)와 제2HEMT(12)를 구비하는 반도체 집적 회로 소자가 구현될 수 있다.
제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 초기 도펀트 농도가 동일한 경우, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)은 동일한 공정 조건에서 동시에 형성될 수 있다. 또한, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 두께를 동일하게 함으로써, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)을 형성하는 공정이 간소해질 수 있다. 제1 p형 반도체층(41)와 제2 p형 반도체층(42)을 형성한 후에 층간 유전층인 패시베이션층(80) 을 형성하는 과정에서 제1 p형 반도체층(41)와 제2 p형 반도체층(42) 상의 패시베이션층의 물질 조성과 두께를 적절히 선정함으로써, 제1 p형 반도체층(41)와 제2 p형 반도체층(42)의 활성 도펀트 농도를 조절하여 서로 다른 문턱 전압을 갖는 제1HEMT(11)와 제2HEMT(12)를 구현할 수 있다. 제2 p형 반도체층(42)의 활성 도펀트 농도는 불활성화층, 예를 들어 제2패시베이션층(82)의 두께, 패시베이션층을 형성하는 전구 물질(precursor)의 유량 등의 공정 조건에 의하여 조절될 수 있다. 불활성화층, 예를 들어 제2패시베이션층(82)의 두께가 두꺼울수록 제2패시베이션층(82)을 형성하는 공정 시간이 길어지며 전구 물질의 유량이 늘어나서, 더 많은 수소 이온이 제2 p형 반도체층(42)에 침투하여 더 많은 도펀트를 불활성화할 수 있다. 따라서, 제2 p형 반도체층(42)의 활성 도펀트 농도가 더 낮아질 수 있다.
제1 p형 반도체층(41) 상의 패시베이션층의 조성은 제2 p형 반도체층(42) 상의 패시베이션층의 조성과 다를 수 있다. 도 1에 도시된 실시예에서, 제1 p형 반도체층(41) 상의 패시베이션층은 질화물-제2패시베이션층(81)과 질화물-제2패시베이션층(82) 또는 산화물-제1패시베이션층(81)과 질화물-제2패시베이션층(82)을 구비하는 다층 구조일 수 있으며, 제2 p형 반도체층(42) 상의 패시베이션층은 질화물-제2패시베이션층(82)을 구비하는 단층 구조이다. 이와 같이 제1, 제2HEMT(11)(12)의 패시베이션층의 두께 및/또는 물질 조성을 다르게 함으로써 간단한 공정에 의하여 서로 다른 문턱 전압을 갖는 제1, 제2HEMT(11)(12)를 구비하는 반도체 집적 회로 소자가 구현될 수 있다. 참조부호 83은 절연층일 수 있다.
HEMT의 문턱 전압은 p형 반도체층의 두께에 의하여 조절될 수 있다. 일 실시예로서, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 두께가 서로 다를 수 있다. 도 2는 반도체 집적 회로 소자의 일 실시예의 개략적인 단면도이다. 도 1에 도시된 반도체 집적 회로 소자의 실시예에서, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)은 동일한 두께를 가지며, 제1게이트(51)와 제2게이트(52)는 각각 제1 p형 반도체층(41)의 상면과 제2 p형 반도체층(42)의 상면에 접촉된다. 도 2를 참조하면, 본 실시예의 반도체 집적 회로 소자는 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 두께가 서로 다르다는 점에서 도 1에 도시된 반도체 집적 회로 소자의 실시예와 차이가 있다. 이하에서, 차이점을 위주로 설명한다. 예를 들어, 제1 p형 반도체층(41)의 두께(T1)는 제2 p형 반도체층(42)의 두께(T2)보다 두꺼울 수 있다. 이와 같은 구성에 의하면, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 활성 도펀트 농도의 차이가 더 커지며, 제1HEMT(11)와 제2HEMT(12)의 문턱 전압의 차이가 더 커질 수 있다.
게이트를 이용하여 p형 반도체층의 실질적인 두께를 조절할 수 있다. 도 3은 반도체 집적 회로 소자의 일 실시예의 개략적인 단면도이다. 도 1에 도시된 반도체 집적 회로 소자의 실시예에서, 제1게이트(51)와 제2게이트(52)는 각각 제1 p형 반도체층(41)의 상면과 제2 p형 반도체층(42)의 상면에 접촉된다. 도 3을 참조하면, 본 실시예의 반도체 집적 회로 소자는 제2게이트(52)가 제2 p형 반도체층(42)에 부분적으로 삽입된 점에서 도 1에 도시된 반도체 집적 회로 소자의 실시예와 차이가 있다. 이하에서, 차이점을 위주로 설명한다. 제1 p형 반도체층(41)과 제2 p형 반도체층(42)은 동일한 두께를 가진다. 제1게이트(51)는 제1 p형 반도체층(41)의 상면에 접촉된다. 제2게이트(52)는 제2 p형 반도체층(42)의 상면을 넘어서 제2 p형 반도체층(42)의 내부로 삽입된다. 제2게이트(52)는 제2 p형 반도체층(42)의 상면과 하면 사이의 소정 위치까지 연장될 수 있다. 제2 p형 반도체층(42) 내부로 삽입된 제2게이트(52)에 의하여 제2 p형 반도체층(42)의 두께가 줄어든 효과를 얻을 수 있다. 이와 같은 구성에 의하여, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 활성 도펀트 농도를 다르게 하면서 동시에 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 두께를 다르게 하여 문턱 전압을 변경시킬 수 있다.
도 3의 반도체 집적 회로 소자의 일 실시예에 적용된 제2게이트(52)의 형태는 도 2에 도시된 반도체 집적 회로 소자의 일 실시예에도 적용될 수 있다. 도 4는 반도체 집적 회로 소자의 일 실시예의 개략적인 단면도이다. 도 2에 도시된 반도체 집적 회로 소자의 실시예에서, 제1게이트(51)와 제2게이트(52)는 각각 제1 p형 반도체층(41)의 상면과 제2 p형 반도체층(42)의 상면에 접촉된다. 도 4을 참조하면, 본 실시예의 반도체 집적 회로 소자는 제2게이트(52)가 제2 p형 반도체층(42)에 부분적으로 삽입된 점에서 도 2에 도시된 반도체 집적 회로 소자의 실시예와 차이가 있다. 이하에서, 차이점을 위주로 설명한다. 제1 p형 반도체층(41)의 두께(T1)는 제2 p형 반도체층(42)의 두께(T2)보다 두껍다. 제1게이트(51)는 제1 p형 반도체층(41)의 상면에 접촉된다. 제2게이트(52)는 제2 p형 반도체층(42)의 상면을 넘어서 제2 p형 반도체층(42)의 내부로 삽입된다. 제2게이트(52)는 제2 p형 반도체층(42)의 상면과 하면 사이의 소정 위치까지 연장될 수 있다. 제2 p형 반도체층(42) 내부로 삽입된 제2게이트(52)에 의하여 제2 p형 반도체층(42)의 두께가 줄어든 효과를 얻을 수 있다. 이와 같은 구성에 의하여, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 활성 도펀트 농도를 다르게 하면서 동시에 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 두께를 다르게 하여 문턱 전압을 변경시킬 수 있다.
도 5와 도 6은 반도체 집적 회로 소자의 일 실시예의 개략적인 단면도들이다. 먼저, 도 5를 참조하면, 본 실시예의 반도체 집적 회로 소자는 제1, 제2게이트(51)(52)가 각각 제1, 제2 p형 반도체층(41)(42) 상에 형성되고, 그 위에 패시베이션층(80)이 형성된 점에서 도 1에 도시된 반도체 집적 회로 소자의 실시예와 차이가 있다. 이 경우에도 질화물-제1패시베이션층(81)을 형성하는 과정에서 제1 p형 반도체층(41)의 도펀트 또는 제1, 제2 p형 반도체층(41)(42)의 도펀트가 부분적으로 불활성화될 수 있으며, 질화물-제2패시베이션층(82)에 의하여 제2 p형 반도체층(42)의 도펀트가 부분적으로 불활성화될 수 있다. 다음으로 도 6을 참조하면, 본 실시예의 반도체 집적 회로 소자는 제1 p형 반도체층(41)의 두께(T1)가 제2 p형 반도체층(42)의 두께보다 두꺼운 점에서 도 5에 도시된 반도체 집적 회로 소자의 실시예와 차이가 있다.
이하에서, 반도체 집적 회로 소자의 제조 방법의 실시예들을 설명한다. 반도체 집적 회로 소자의 제조 방법에서, 채널층과, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층과, p형 반도체층을 순차로 형성하고, 상기 p형 반도체층의 일부 영역의 도펀트를 부분적으로 불활성화할 수 있다. 불활성화는 다양한 방법에 의하여 수행될 수 있다. 일 예로서, p형 반도체층을 보호층에 의하여 보호되는 영역과 보호되지 않는 영역으로 구분한 후에 보호되지 않는 영역의 도펀트를 부분적으로 불활성화할 수 있다.
반도체 집적 회로 소자의 제조 방법의 일 실시예는, 채널층과, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층과, p형 반도체층을 순차로 형성하는 단계; 상기 p형 반도체층을 서로 이격된 제1 p형 반도체층과 제2 p형 반도체층으로 구획하는 단계; 상기 제1 p형 반도체층과 상기 제2 p형 반도체층 상에 제1패시베이션층을 형성하는 단계; 상기 제1패시베이션층을 식각하여 상기 제2 p형 반도체층을 노출시키는 단계; 상기 제1패시베이션층과 상기 제2 p형 반도체층 상에 제2패시베이션층을 형성하는 단계;를 포함하며, 상기 제1, 제2패시베이션층 중 적어도 하나는 형성 과정에서 대응되는 p형 반도체층의 도펀트를 불활성화시키는 불활성화 이온을 제공할 수 있다. 상기 불활성화 이온은 수소 이온을 포함할 수 있다.
상기 제1, 제2패시베이션층은 형성 과정에서 상기 제1, 제2 p형 반도체의 도펀트를 부분적으로 불활성화시킬 수 있다. 상기 제1, 제2패시베이션층은 질화물을 포함할 수 있다. 상기 질화물은 SiN, SiNxOy 중 적어도 하나를 포함할 수 있다.
상기 제2패시베이션층은 상기 제2 p형 반도체층의 도펀트를 부분적으로 불활성화시키며, 상기 제1패시베이션층은 상기 제1 p형 반도체층의 불활성화를 방지할 수 있다. 상기 제1패시베이션층은 산화물을 포함하며, 상기 제2패시베이션층은 질화물을 포함할 수 있다. 상기 산화물은 SiO2, HfOx, Al2O3 중 적어도 하나를 포함하며, 상기 질화물은 SiN, SiNxOy 중 적어도 하나를 포함할 수 있다.
상기 방법은, 상기 제2패시베이션층을 형성하기 전에 상기 제2 p형 반도체층의 도펀트를 부분적으로 불활성화하는 단계;를 포함할 수 있다. 상기 불활성화하는 단계는 상기 제2 p형 반도체층에 수소 이온을 공급하는 단계를 포함할 수 있다.
상기 방법은, 상기 제1 p형 반도체층과 상기 제2 p형 반도체층에 접촉하는 제1게이트와 제2게이트를 형성하는 단계;를 포함하며, 상기 제1게이트와 상기 제2게이트 중 적어도 하나는 대응되는 p형 반도체층에 부분적으로 삽입될 수 있다.
도 7a 내지 도 7f는 반도체 집적 회로 소자의 제조 방법의 일 실시예를 보여주는 도면들이다. 도 7a 내지 도 7f에 도시된 반도체 집적 회로 소자의 제조 방법의 일 실시예는, 채널층과, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층과, p형 반도체층을 순차로 형성하고, 상기 p형 반도체층의 일부 영역의 도펀트를 부분적으로 불활성화하는 방법에 관한 것이다. 도 7a 내지 도 7f에서 성장 기판은 생략된다.
먼저, 도 7a를 참조하면, 기판(미도시) 상에 채널층(20), 채널층(20)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층(30), p형 반도체층(40)을 순차로 형성한다. 채널층(20), 배리어층(30), p형 반도체층(40)은 Ⅲ-Ⅴ족 물질들, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 채널층(20), 배리어층(30), p형 반도체층(40)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. 예를 들어, 채널층(20), 배리어층(30), p형 반도체층(40)은 AlN, GaN, InN, InGaN 또는 AlGaN, AlInN, AlInGaN 등 중 적어도 하나를 포함할 수 있다. 채널층(20), 배리어층(30), p형 반도체층(40)은 동일한 물질을 포함할 수 있으며, 상대적인 위치 및/또는 물질의 서로 다른 조성에 의하여 구별될 수 있다. 예를 들어, 채널층(20)은 GaN을 포함할 수 있으며, 언도핑된(undoped) 층일 수 있으며, 불순물이 도핑된 층일 수도 있다. 채널층(20)의 두께는 수백 nm 이하일 수 있다. 예를 들어, 배리어층(30)은 AlGaN을 포함할 수 있다. 예를 들어, p형 반도체층(40)은 GaN을 포함할 수 있다. p형 반도체층(40)은 마그네슘(Mg)과 같은 p형 불순물로 도핑된다. p형 반도체층(40)은 도 7a에 점선으로 도시된 바와 같이 배리어층(30) 상에 균일한 두께로 형성되며, 도펀트 농도 역시 균일하다.
기판은 예를 들어, 사파이어(sapphire), Si, SiC 또는 GaN 등을 포함할 수 있지만 이에 한정되는 것은 아니며, 이외에도 다른 다양한 물질을 포함할 수 있다. 예를 들어, 도면으로 도시되지는 않았지만, 기판 상에 씨드층과 버퍼층이 순차로 마련되고, 버퍼층 상에 채널층(20)이 형성될 수 있다. 씨드층은 버퍼층의 성장을 위한 베이스층일 수 있다. 버퍼층은 기판과 채널층(20) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(20)의 결정성 저하를 방지한다. 버퍼층(13)은 Ⅲ-Ⅴ족 물질, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함할 수 있다.
다음으로, 도 7a에 실선으로 도시된 바와 같이, p형 반도체층(40)을 서로 이격된 제1 p형 반도체층(41)과 제2 p형 반도체층(42)으로 구획한다. 구획 공정은 p형 반도체층(40) 상에 식각 마스크를 형성하고, p형 반도체층(40)을 부분적으로 식각함으로써 형성될 수 있다. 이에 의하여, 도펀트 농도가 동일하고, 두께가 동일한 제1 p형 반도체층(41)과 제2 p형 반도체층(42)이 배리어층(30) 상에 형성된다.
다음으로, 도 7b를 참조하면, 제1 p형 반도체층(41)과 제2 p형 반도체층(42) 상에 제1패시베이션층(81)을 형성한다. 다음으로, 도 7c에 도시된 바와 같이 제2 p형 반도체층(42)이 노출되도록 제1패시베이션층(81)을 부분적으로 식각한다. 다음으로, 도 7d에 도시된 바와 같이, 제2 p형 반도체층(42) 상에 제2패시베이션층(82)을 형성한다. 제2패시베이션층(82)은 제1패시베이션층(81) 상에까지 형성될 수 있다. 이에 의하여, 제2패시베이션층(82)을 형성하는 공정이 간단해질 수 있다. 제1, 제2패시베이션층(81)(82) 중 적어도 하나는 형성 과정에서 p형 반도체층(40)의 도펀트를 불활성화시키는 불활성화 이온을 제공할 수 있다. 불활성화 이온은 예를 들어 수소 이온을 포함할 수 있다.
일 예로서, 제1, 제2패시베이션층(81)(82)은 형성 과정에서 제1, 제2 p형 반도체층(41)(42)의 도펀트를 부분적으로 불활성화시킬 수 있다. 예를 들어, 제1패시베이션층(81)은 제1 p형 반도체층(41)을 부분적으로 불활성화시킬 수 있으며, 제2패시베이션층(82)은 제2 p형 반도체층(42)을 부분적으로 불활성화시킬 수 있다. 예를 들어, 제1, 제2패시베이션층(81)(82)은 질화물을 포함할 수 있다. 질화물은 예를 들어 SiN, SiOxNy 중 적어도 하나를 포함할 수 있다.
예를 들어, SiN-제1패시베이션층(81)과 SiN-제2패시베이션층(82)은 공정 가스, 예를 들어 NH3와 SiH4를 제공함으로써 형성될 수 있는데, 이 과정에서 수소 이온이 발생된다. 먼저, 도 7b에 도시된 바와 같이 SiN-제1패시베이션층(81)이 형성되는 과정에서 수소 이온은 상면이 노출된 제1, 제2 p형 반도체층(41)(42)으로 주입된다. 수소 이온은 제1, 제2 p형 반도체층(42) 내의 도펀트, 예를 들어 Mg와 반응하여 MgH2를 형성하여 Mg를 불활성화시키며, 제1, 제2 p형 반도체층(42) 내부의 활성 도펀트 농도가 저하된다. 다음으로, 도 7d에 도시된 바와 같이 SiN-제2패시베이션층(82)이 형성되는 과정에서 수소 이온은 상면이 노출된 제2 p형 반도체층(42)으로 주입된다. 수소 이온은 제2 p형 반도체층(42) 내의 도펀트, 예를 들어 Mg와 반응하여 MgH2를 형성하여 Mg를 불활성화시키며, 제2 p형 반도체층(42) 내부의 활성 도펀트 농도가 추가적으로 저하된다. 이와 같은 구성에 의하여, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 활성 도펀트 농도가 서로 다르므로, 문턱 전압이 서로 다른 제1HEMT(11)와 제2HEMT(12)를 구비하는 반도체 집적 회로 소자가 구현될 수 있다.
일 예로서, 제2패시베이션층(82)은 제2 p형 반도체층(42)의 도펀트를 부분적으로 불활성화시키는 불활성화층일 수 있으며, 제1패시베이션층(81)은 제1 p형 반도체층(41)의 불활성화를 방지하는 보호층일 수 있다. 제1패시베이션층(81)은 예를 들어 산화물을 포함할 수 있다. 산화물은 예를 들어 SiO2, HfOx, Al2O3 등을 포함할 수 있다. 제2패시베이션층(82)은 수소 이온을 제공할 수 있는 질화물, 예를 들어 SiN, SiNxOy 중 적어도 하나를 포함할 수 있다. 예를 들어, 공정 가스로서 예를 들어 NH3와 SiH4를 제공함으로써 도 7d에 도시된 바와 같이 SiN-제2패시베이션층(82)이 형성될 수 있다. 이 과정에서 수소 이온이 발생되며, 수소 이온은 상면이 노출된 제2 p형 반도체층(42)으로 주입된다. 수소 이온은 제2 p형 반도체층(42) 내의 도펀트, 예를 들어 Mg와 반응하여 MgH2를 형성하여 Mg를 불활성화시킨다. 따라서, 제2 p형 반도체층(42) 내의 활성 도펀트 농도가 저하된다. 제1 p형 반도체층(41)은 예를 들어 SiO2-제1패시베이션층(81)에 의하여 보호되므로, 수소 이온이 제1 p형 반도체층(41)으로 주입되지 않는다. 따라서, 제1 p형 반도체층(41) 내의 활성 도펀트 농도는 변하지 않는다. 이와 같은 구성에 의하여, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 활성 도펀트 농도가 서로 달라진다.
다음으로, 도 7e에 도시된 바와 같이, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)에 각각 접촉하는 제1게이트(51)와 제2게이트(52)를 형성한다. 예를 들어, 제2패시베이션층(82)과 제1패시베이션층(81)을 관통하는 비어(via)(51a)를 형성하고, 제2패시베이션층(82) 상에 비어(via)(51a)를 통하여 제1 p형 반도체층(41)의 상면에 접촉하는 제1게이트(51)를 형성할 수 있다. 또한, 제2패시베이션층(82)을 관통하는 비어(via)(52a)를 형성하고, 제2패시베이션층(82) 상에 비어(via)(52a)를 통하여 제2 p형 반도체층(42)의 상면에 접촉하는 제2게이트(52)를 형성할 수 있다. 제1게이트(51)와 제2게이트(52)는 도전을 갖는 금속, 금속 화합물 등으로 형성될 수 있다.
다음으로, 도 7f에 도시된 바와 같이, 제1, 제2게이트(51)(52) 및 제2패시베에션층(82) 상에 절연층(83) 을 형성한다. 절연층 (83)은 예를 들어, 산화물을 포함할 수 있다. 그런 다음, 채널층(20)에 접촉되는 제1, 제2소스(61)(62)와, 제1, 제2드레인(71)(72)을 형성한다. 제1 소오스(61)와 제1 드레인(71)은 제1 p형 반도체층(41)의 양측에 위치되며, 절연층(83), 제2패시베이션층(82), 및 제1패시베이션층(81)을 관통하여 채널층(20)에 접촉된다. 제1 소오스(61)와 제1 드레인(71)은 채널층(20)의 상면을 넘어서 채널층(20)에 부분적으로 삽입될 수 있다. 제2 소오스(62)와 제2 드레인(72)은 각각 제2 p형 반도체층(42)의 양측에 위치되며, 절연층(83), 및 제2패시베이션층(82)을 관통하여 채널층(20)에 접촉된다. 제2 소오스(62)와 제2 드레인(72)은 채널층(20)의 상면을 넘어서 채널층(20)에 부분적으로 삽입될 수 있다. 제1, 제2소오스(61)(71), 및 제1, 제2드레인(62)(72)은 도전 물질로 형성될 수 있다. 도전 물질은 예를 들어 도전성 금속, 도전성 금속 산화물을 포함할 수 있다.
이와 같은 구성에 의하여, 서로 다른 문턱 전압을 갖는 제1, 제2HEMT(11)(12)가 구현될 수 있다. 본 실시예의 제조 방법에 따르면, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 초기 도펀트 농도는 동일하므로, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)은 동일한 공정 조건에서 동시에 형성될 수 있다. 또한, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 두께를 동일하게 함으로써, 제1 p형 반도체층(41)과 제2 p형 반도체층(42)을 형성하는 공정이 간소해질 수 있다. 제1 p형 반도체층(41)와 제2 p형 반도체층(42)을 형성한 후에 층간 유전층, 즉 패시배이션층을 형성하는 과정에서 제1 p형 반도체층(41)와 제2 p형 반도체층(42) 상의 패시배이션층(81)(82)의 종류와 두께를 적절히 선정함으로써, 제1 p형 반도체층(41)와 제2 p형 반도체층(42)의 활성 도펀트 농도를 조절하여 서로 다른 문턱 전압을 갖는 제1HEMT(11)와 제2HEMT(12)를 구현할 수 있다. 제2 p형 반도체층(42)의 활성 도펀트 농도는 제2패시베이션층(82)의 두께 및 전구 물질의 유량, 공정 온도 등의 공정 조건에 의하여 조절될 수 있다. 제2패시베이션층(82)의 두께가 두꺼울수록 제2패시베이션층(82)을 형성하는 공정 시간이 길어지며, 전구 물질의 유량을 늘릴수록 더 많은 수소 이온이 제2 p형 반도체층(42)에 침투하여 더 많은 도펀트를 불활성화할 수 있다. 따라서, 제2 p형 반도체층(42)의 활성 도펀트 농도가 더 낮아질 수 있다.
제1게이트(51)와 제2게이트(52) 중 적어도 하나는 p형 반도체층에 부분적으로 삽입될 수 있다. 이와 같은 구조는, 전술한 도 7e의 공정이 후술하는 도 8a와 도 8b의 공정들로 대체됨으로써 수행될 수 있다. 도 8a와 도 8b는 반도체 집적 회로 소자의 제조 방법의 일 실시예를 보여주는 도면들이다. 전술한 도 7a 내지 도 7d의 공정이 수행된다. 그런 다음, 도 8a에 도시된 바와 같이, 제2패시베이션층(82)과 제1패시베이션층(81)을 관통하여 제1 p형 반도체층(41)의 상면을 노출시키는 비어(via)(51a)를 형성한다. 또한, 제2패시베이션층(82)을 관통하여 제2 p형 반도체층(42)의 상면을 넘어 제2 p형 반도체층(42)의 내부까지 부분적으로 연장된 비어(via)(52a)를 형성한다. 그런 다음, 도 8b에 도시된 바와 같이 제2패시베이션층(82) 상에, 비어(via)(51a)를 통하여 제1 p형 반도체층(41)의 상면에 접촉하는 제1게이트(51)와, 비어(via)(52a)를 통하여 제2 p형 반도체층(42)의 내부에 부분적으로 삽입된 제2게이트(52)를 형성할 수 있다. 이와 같은 구성에 의하여, 도 2에 도시된 반도체 집적 회로 소자가 구현될 수 있다.
일 실시예에 따른 반도체 집적 회로 소자의 제조 방법은, 제2패시베이션층(82)을 형성하기 전에 제2 p형 반도체층(42)의 도펀트를 부분적으로 불활성화처리하는 단계를 포함할 수 있다. 도 9는 제2 p형 반도체층(42)을 불활성화처리하는 과정의 일 실시예를 보여주는 도면이다. 도 9를 참조하면, 전술한 도 7a 내지 도 7c의 공정을 수행한 후에, 제1 p형 반도체층(41)은 제1패시베이션층(81)에 의하여 덮여서 보호되고 제2 p형 반도체층(42)은 노출된 상태이다. 이 상태에서, 제2 p형 반도체층(42)을 부분적으로 불활성화처리할 수 있다. 불활성화 처리는 예를 들어, 제2 p형 반도체층(42)에 수소 이온을 공급하는 단계를 포함할 수 있다. 예를 들어, 고전압 상태에서 반응 챔버 내에 소스 가스, 예를 들어 NH3 가스를 공급할 수 있다. 그러면, NH3 가스가 분해되어 수소 이온이 발생되며, 수소 이온이 노출된 제2 p형 반도체층(42)으로 주입된다. 수소 이온은 제2 p형 반도체층(42) 내의 도펀트, 예를 들어 Mg와 반응하여 MgH2를 형성하여 Mg를 불활성화시킨다. 따라서, 제2 p형 반도체층(42) 내의 활성 도펀트 농도가 저하된다. 이 공정에서 공정 가스로는 NH3 가스 대신에 수소 가스가 사용될 수도 있다. 이후에 도 7d 내지 도 7f의 공정이 수행될 수 있다. 이와 같은 구성에 의하면, 제2패시베이션층(82)을 형성하는 공정 시간을 과도하게 늘이지 않고, 다시 말하면 제2패시베이션층(82)의 두께를 과도하게 두껍게 하지 않고 제2 p형 반도체층(42)의 활성 도펀트 농도의 조절 범위를 증가시킬 수 있다.
전술한 반도체 집적 회로 소자의 제조 방법의 실시예들에서, 게이트를 먼저 형성하고, 소오스 및 드레인을 형성하는 것으로 설명되었으나, 소오스 및 드레인을 먼저 형성하고 게이트를 형성하는 것도 가능하다.
P형 반도체층 상에 패시베이션층을 형성하기 전에 P형 반도체층 상에 게이트를 먼저 형성할 수도 있다. 이 경우, 도 7a 내지 도 7e의 공정은 도 10a 내지 도 10e에 도시된 공정으로 대체될 수 있다. 도 10a 내지 도 10e는 반도체 집적 회로 소자의 제조 방법의 일 실시예를 보여주는 도면들이다. 먼저, 도 10a에 도시된 바와 같이, 기판(미도시) 상에 채널층(20), 채널층(20)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층(30), p형 반도체층(40)을 순차로 형성한다. 그런 다음, p형 반도체층(40) 상에 게이트층(50)을 형성한다. 게이트층(50)은 도전성 물질층일 수 있다. 다음으로, 도 10b에 도시된 바와 같이, p형 반도체층(40)과 게이트층(50)을 식각하여 서로 이격된 제1 p형 반도체층(41)/제1게이트(51) 및 제2 p형 반도체층(42)/제2게이트(52)로 구획한다.
다음으로, 도 10c에 도시된 바와 같이, 제1 p형 반도체층(41) /제1게이트(51) 및 제2 p형 반도체층(42)/제2게이트(52) 상에 제1패시베이션층(81)을 형성한다. 다음으로, 도 10d에 도시된 바와 같이 제2 p형 반도체층(42)/제2게이트(52)가 노출되도록 제1패시베이션층(81)을 부분적으로 식각한다. 다음으로, 도 10e에 도시된 바와 같이, 제2 p형 반도체층(42)/제2게이트(52) 상에 제2패시베이션층(82)을 형성한다. 제2패시베이션층(82)은 제1패시베이션층(81) 상에까지 형성될 수 있다. 제1, 제2패시베이션층(81)(82)의 물질 조성은 전술한 바와 같이 질화물층-질화물층 또는 산화물층-질화물층의 조합일 수 있다. 예를 들어, 제1, 제2패시베이션층(81)(82)의 물질 조성이 질화물층-질화물층인 경우, 제1패시베이션층(81)이 형성되는 과정에서 제1 p형 반도체층(41)과 제2 p형 반도체층(42)의 도펀트가 부분적으로 불활성화되며, 제2패시베이션층(82)이 형성되는 과정에서 제2 p형 반도체층(42)의 도펀트가 추가적으로 부분적으로 불활성화된다. 예를 들어, 제1, 제2패시베이션층(81)(82)의 물질 조성이 산화물층-질화물층인 경우, 제2패시베이션층(82)이 형성되는 과정에서 제2 p형 반도체층(42)의 도펀트가 부분적으로 불활성화된다. 물론, 도 10d에 도시된 공정을 수행한 후 도 10e에 도시된 공정을 수행하기 전에, 도 9에 도시된 공정을 수행하여 제2 p형 반도체층(42)의 도펀트를 부분적으로 불활성화시킬 수 있다. 이후 도 7f에 도시된 제1, 제2소오스(61)(62)와 제1, 제2드레인(71)(72)을 형성하는 공정이 수행될 수 있다.
반도체 집적 회로 소자의 제조 방법의 일 실시예는, 채널층과, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층과, p형 반도체층을 순차로 형성하는 단계; 상기 p형 반도체층 상에 제1보호층을 형성하는 단계; 상기 제1보호층을 식각하여 상기 p형 반도체층을 상기 제1보호층에 덮인 제1영역과 상기 제1보호층에 의하여 덮이지 않은 제2영역으로 구획하는 단계; 상기 p형 반도체층의 상기 제2영역의 도펀트 중 일부를 불활성화하는 단계;를 포함할 수 있다.
상기 불활성화하는 단계는, 상기 제1보호층과 상기 제2영역 상에 질화물을 포함하는 불활성화층을 형성하여 상기 제2영역의 도펀트 중 일부를 불활성화하는 단계;를 포함할 수 있다. 상기 질화물은 SiN, SiNxOy 중 적어도 하나를 포함할 수 있다. 상기 제1보호층은 SiO2, HfOx, Al2O3 중 적어도 하나를 포함할 수 있다. 상기 방법은, 상기 제1보호층과 상기 불활성화층을 제거하는 단계; 상기 제1영역과 상기 제2영역의 상기 p형 반도체층을 서로 이격된 제1 p형 반도체층과 제2 p형 반도체층으로 구획하는 단계;를 포함할 수 있다. 상기 제1보호층과 상기 불활성화층을 제거하는 단계에서, 상기 제1영역과 상기 제2영역의 상기 p형 반도체층의 두께를 다르게 할 수 있다.
상기 불활성화하는 단계는 상기 제2영역의 상기 p형 반도체층에 수소 이온을 공급하는 단계를 포함할 수 있다. 상기 방법은, 상기 제1보호층과 상기 불활성화 처리층을 제거하는 단계; 상기 제1영역과 상기 제2영역의 상기 p형 반도체층을 서로 이격된 제1 p형 반도체층과 제2 p형 반도체층으로 구획하는 단계;를 포함할 수 있다. 상기 제1보호층과 상기 불활성화층을 제거하는 단계에서, 상기 제1영역과 상기 제2영역의 상기 p형 반도체층의 두께를 다르게 할 수 있다.
도 11a 내지 도 11f는 반도체 집적 회로 소자의 제조 방법의 일 실시예를 보여주는 도면들이다. 도 11a 내지 도 11f에 개시된 반도체 집적 회로 소자의 일 실시예는, p형 반도체층을 보호층에 의하여 보호되는 영역과 보호되지 않는 영역으로 구분한 후에 보호되지 않는 영역의 도펀트를 부분적으로 불활성화하는 방법에 관한 것이다. 도 11a 내지 도 11f에서 성장 기판은 생략된다.
먼저, 도 11a를 참조하면, 기판(미도시) 상에 채널층(20), 채널층(20)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층(30), p형 반도체층(40)을 순차로 형성한다. 채널층(20), 배리어층(30), p형 반도체층(40)은 Ⅲ-Ⅴ족 물질들, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 채널층(20), 배리어층(30), p형 반도체층(40)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. 예를 들어, 채널층(20), 배리어층(30), p형 반도체층(40)은 AlN, GaN, InN, InGaN 또는 AlGaN, AlInN, AlInGaN 등 중 적어도 하나를 포함할 수 있다. 채널층(20), 배리어층(30), p형 반도체층(40)은 동일한 물질을 포함할 수 있으며, 상대적인 위치 및/또는 물질의 서로 다른 조성에 의하여 구별될 수 있다. 예를 들어, 채널층(20)은 GaN을 포함할 수 있으며, 언도핑된(undoped) 층일 수 있으며, 불순물이 도핑된 층일 수도 있다. 채널층(20)의 두께는 수백 nm 이하일 수 있다. 예를 들어, 배리어층(30)은 AlGaN을 포함할 수 있다. 예를 들어, p형 반도체층(40)은 GaN을 포함할 수 있다. p형 반도체층(40)은 마그네슘(Mg)과 같은 p형 불순물로 도핑된다. p형 반도체층(40)은 배리어층(30) 상에 균일한 두께로 형성되며, 도펀트 농도 역시 균일하다.
기판은 예를 들어, 사파이어(sapphire), Si, SiC 또는 GaN 등을 포함할 수 있지만 이에 한정되는 것은 아니며, 이외에도 다른 다양한 물질을 포함할 수 있다. 예를 들어, 도면으로 도시되지는 않았지만, 기판 상에 씨드층과 버퍼층이 순차로 마련되고, 버퍼층 상에 채널층(20)이 형성될 수 있다. 씨드층은 버퍼층의 성장을 위한 베이스층일 수 있다. 버퍼층은 기판과 채널층(20) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(20)의 결정성 저하를 방지한다. 버퍼층(13)은 Ⅲ-Ⅴ족 물질, 예를 들어 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함할 수 있다.
다음으로, 도 11b에 도시된 바와 같이, p형 반도체층(40) 상에 제1보호층(91-1)을 형성한다. 제1보호층(91-1)은 산화물, 예를 들어 SiO2, HfOx, Al2O3 중 적어도 하나를 포함할 수 있다. 다음으로, 제1보호층(91-1)을 식각하여 제1보호층(91-1)의 일부(점선으로 도시된 부분)을 제거한다. 이에 의하여, p형 반도체층(40)은 제1보호층(90-1)에 덮인 제1영역(40-1)과 제1보호층(91-1)에 의하여 덮이지 않은 제2영역(40-2)으로 구획된다. 제1보호층(91-1)은 p형 반도체층(40)의 제1영역(40-1)을 덮어서 p형 반도체층(40)의 제1영역(40-1)의 불활성화를 방지한다. 제2영역(40-2)에서 p형 반도체층(40)의 상면은 노출된다.
다음으로, p형 반도체층(40)의 제2영역(40-2)을 불활성화처리하여 제2영역(40-2)의 도펀트 중 일부를 불활성화하는 단계가 수행된다. 일 실시예로서, 불활성화하는 단계는 질화물을 포함하는 불활성화층을 형성하는 단계에 의하여 수행될 수 있다. 도 11c를 참조하면, 제1보호층(91-1) 및 p형 반도체층(40)의 제2영역(40-2) 상에 질화물을 포함하는 제1불활성화층(92-1)을 형성한다. 제1불활성화층(92-1)은 p형 반도체층(40)의 제2영역(40-2)에 불활성화 이온을 제공한다. 불활성화 이온은 예를 들어 수소 이온을 포함할 수 있다. 제1불활성화층(92-1)은 수소 이온을 제공할 수 있는 질화물, 예를 들어 SiN, SiNxOy 중 적어도 하나를 포함할 수 있다. 예를 들어, 공정 가스로서 예를 들어 NH3와 SiH4를 제공함으로써 SiN-제1불활성화층(92-1)이 형성될 수 있다. 이 과정에서 수소 이온이 발생되며, 수소 이온은 상면이 노출된 p형 반도체층(40)의 제2영역(40-2)으로 주입된다. 수소 이온은 제2영역(40-2)의 p형 반도체층(40) 내의 도펀트, 예를 들어 Mg와 반응하여 MgH2를 형성하여 Mg를 불활성화시킨다. 따라서, 제2영역(40-2)에서 p형 반도체층(40) 내의 활성 도펀트 농도가 저하된다. 제1영역(40-1)에서, p형 반도체층(40)은 예를 들어 SiO2-제1보호층(91-1)에 의하여 보호되므로 수소 이온이 p형 반도체층(40)으로 주입되지 않는다. 따라서, 제1영역(40-1)에서 p형 반도체층(40) 내의 활성 도펀트 농도는 변하지 않는다. 이와 같은 구성에 의하여, 제1영역(40-1)과 제2영역(40-2)에서 p형 반도체층(40)의 활성 도펀트 농도가 서로 달라진다.
다음으로, 도 11e에 도시된 바와 같이, 제1보호층(91-1), 제1불활성화층(92-1)을 제거한다. 예를 들어, 습식 식각 공정에 의하여 제1보호층(91-1)과 제1불활성화층(92-1)이 제거될 수 있다. 이 경우, p형 반도체층(40)의 두께는 전체적으로 균일하게 될 수 있다. 배리어층(30) 상에는 서로 활성 도펀트 농도가 다른 제1영역(40-1)과 제2영역(40-2)을 갖는 p형 반도체층(40)이 형성된다. 다음으로, 제1영역(40-1)과 제2영역(40-2)의 p형 반도체층(40)을 도 11f에 도시된 바와 같이 서로 이격된 제1, 제2 p형 반도체층(41)(42)으로 구획한다. 구획 공정은 식각 마스크를 이용하는 식각 공정에 의하여 수행될 수 있다. 이에 의하여, 활성 도펀트 농도가 서로 다른 제1, 제2 p형 반도체층(41)(42)이 형성될 수 있다.
필요에 따라서, 제1불활성화층(92-1)을 식각하여 p형 반도체층(40)의 제2영역(40-2)을 도 11d에 도시된 바와 같이 제1불활성화층(92-1)에 덮인 제3영역(40-3)과 제1불활성화층(92-1)에 의하여 덮이지 않은 제4영역(40-4)으로 구획할 수 있다. 그런 다음, p형 반도체층(40)의 제4영역(40-4)을 불활성화처리하여 제4영역(40-4)의 도펀트 중 일부를 불활성화하는 단계가 더 수행될 수 있다. 제1불활성화층(92-1) 및 p형 반도체층(40)의 제4영역(40-4) 상에 질화물을 포함하는 제2불활성화층(92-2)을 형성할 수 있다. 제2불활성화층(92-2)은 p형 반도체층(40)의 제4영역(40-4)에 불활성화 이온을 제공한다. 불활성화 이온은 예를 들어 수소 이온을 포함할 수 있다. 제2불활성화층(92-2)은 수소 이온을 제공할 수 있는 질화물, 예를 들어 SiN, SiNxOy 중 적어도 하나를 포함할 수 있다. 예를 들어, 공정 가스로서 예를 들어 NH3와 SiH4를 제공함으로써 SiN-제2불활성화층(92-2)이 형성될 수 있다. 이 과정에서 수소 이온이 발생되며, 수소 이온은 상면이 노출된 p형 반도체층(40)의 제4영역(40-4)으로 주입된다. 수소 이온은 제4영역(40-4)의 p형 반도체층(40) 내의 도펀트, 예를 들어 Mg와 반응하여 MgH2를 형성하여 Mg를 불활성화시킨다. 따라서, 제4영역(40-4)에서 p형 반도체층(40) 내의 활성 도펀트 농도가 저하된다. 제1영역(40-1) 및 제3영역(40-3)에서, p형 반도체층(40)은 SiO2-제1보호층(91-1) 및 제1불활성화층(92-1)에 의하여 보호되므로 수소 이온이 p형 반도체층(40)으로 주입되지 않는다. 따라서, 제1영역(40-1) 및 제3영역(40-3)에서 p형 반도체층(40) 내의 활성 도펀트 농도는 변하지 않거나 변화량이 매우 작을 수 있다. 이와 같은 구성에 의하여, 제1영역(40-1), 제3영역(40-3), 및 제4영역(40-4)에서 p형 반도체층(40)의 활성 도펀트 농도가 서로 달라진다.
다음으로, 도 11e에 도시된 바와 같이, 예를 들어 습식 식각 공정에 의하여 제1보호층(91-1), 제1, 제2불활성화층(92-1)(92-2)을 제거한다. 그러면, 배리어층(30) 상에는 서로 활성 도펀트 농도가 다른 제1영역(40-1), 제3영역(40-3), 및 제4영역(40-4)을 갖는 균일한 두께의 p형 반도체층(40)이 형성된다. 다음으로, 제1영역(40-1), 제3영역(40-3), 및 제4영역(40-4)의 p형 반도체층(40)을 도 11f에 도시된 바와 같이 서로 이격된 제1, 제2, 제3 p형 반도체층(41)(42)(43)으로 구획한다. 구획 공정은 식각 마스크를 이용하는 식각 공정에 의하여 수행될 수 있다. 이에 의하여, 활성 도펀트 농도가 서로 다른 제1, 제2, 제3 p형 반도체층(41)(42)(43)이 형성될 수 있다. 게이트, 소오스, 드레인을 형성하는 후속 공정을 수행함으로써, 문턱 전압이 서로 다른 3개의 HEMT를 구비하는 반도체 집적 회로 소자가 제조될 수 있다.
다음으로, 제1, 제2, 제3 p형 반도체층(41)(42)(43) 상에 절연층(93)을 형성하고, 도 7e 및 도 7f에 도시된 공정을 참조하여 제1, 제2게이트(51)(52), 제1, 제2소오스(61)(62), 및 제1, 제2드레인(71)(72)을 형성함으로써, 문턱 전압이 서로 다른 제1, 제2HEMT(11)(12)를 구비하는 반도체 집적 회로 소자가 제조될 수 있다. 또한, 도 8a, 도 8b에 도시된 공정을 참조하여, 제2게이트(52)를 제2 p형 반도체층(42)에 부분적으로 삽입되도록 형성할 수 있다. 물론, 도 11f에 도시된 바와 같이 p형 반도체층(40)을 서로 이격된 제1, 제2 p형 반도체층(41)(42)으로 구획한 후에, 도 7b 내지 도 7d의 공정 또는 도 9의 공정을 수행하여, 제2 p형 반도체층(42)의 활성 도펀트 농도를 추가적으로 감소시킬 수도 있다.
도 12a와 도 12b는 반도체 집적 회로 소자의 제조 방법의 일 실시예의 단면도들이다. p형 반도체층(40)을 제1, 제2, 제3 p형 반도체층(41)(42)(43)으로 구획하는 단계를 수행할 때에, 제1영역(40-1)과 제2영역(40-2)의 p형 반도체층(40)의 두께를 다르게 할 수 있다. 이 경우, 도 11e 공정과 도 11f 공정은 도 12a와 도 12b에 도시된 공정으로 대체될 수 있다. 도 11d의 공정이 수행된 후에, 도 12a에 도시된 바와 같이, 제1보호층(91-1)과 제1, 제2불활성화층(92-1)(92-2)을 제거하는 공정이 수행된다. 이 공정은 예를 들어 건식 식각 공정에 의하여 수행될 수 있다. 이 경우, 제1, 제3, 제4영역(40-1)(40-3)(40-4)을 덮고 있는 적층막, 즉 제1보호층(91-1)과 제1, 제2불활성화층(92-1)(92-2)의 두께 차이로 인하여 p형 반도체층(40)의 식각 깊이는 제1영역(40-1)이 가장 작고, 제3영영역(40-3), 제4영역(40-4)의 순서로 깊어진다. 따라서, 제1보호층(91-1)과 제1, 제2불활성화층(92-1)(92-2)이 제거된 후에 도 12a에 도시된 바와 같이 p형 반도체층(40)의 두께는 제1영역(40-1), 제3영역(40-3), 제4영역(40-4)의 순서로 얇아진다. 그런 다음, 제1, 제3, 제4영역(40-1)(40-3)(40-4)의 p형 반도체층(40)을 도 12b에 도시된 바와 같이 서로 이격된 제1, 제2, 제3 p형 반도체층(41)(42)(43)으로 구획한다. 구획 공정은 식각 마스크를 이용하는 식각 공정에 의하여 수행될 수 있다. 이에 의하여, 활성 도펀트 농도와 두께가 서로 다른 제1, 제2, 제3 p형 반도체층(41)(42)(43)이 형성될 수 있다.
도 12b의 공정을 수행한 후에 제1, 제2, 제3 p형 반도체층(41)(42)(43) 상에 절연층(93)을 형성하고, 도 7e 및 도 7f에 도시된 공정을 참조하여 제1, 제2게이트(51)(52), 제1, 제2소오스(61)(62), 및 제1, 제2드레인(71)(72)을 형성함으로써, 문턱 전압이 서로 다른 제1, 제2HEMT(11)(12)를 구비하는 반도체 집적 회로 소자가 제조될 수 있다. 또한, 도 8a, 도 8b에 도시된 공정을 참조하여, 제2게이트(52)를 제2 p형 반도체층(42)에 부분적으로 삽입되도록 형성할 수 있다. 물론, 도 12b에 도시된 바와 같이 p형 반도체층(40)을 서로 이격된 제1, 제2 p형 반도체층(41)(42)으로 구획한 후에, 도 7b 내지 도 7d의 공정 또는 도 9의 공정을 수행하여, 제2 p형 반도체층(42)의 활성 도펀트 농도를 추가적으로 감소시킬 수도 있다.
도 13a와 도 13b는 반도체 집적 회로 소자의 제조 방법의 일 실시예의 단면도들이다. 일 실시예로서, 불활성화 단계는 p형 반도체층에 수소 이온을 공급함으로써 수행될 수 있다. 이 경우, 도 11c 및 도 11d의 공정 대신에 도 13a 및 도 13b의 공정이 수행된다. 먼저, 도 13a를 참조하면, p형 반도체층(40)의 제1영역(40-1)은 제1보호층(91-1)에 의하여 덮여서 보호되고 p형 반도체층(40)의 제2영역(40-2)은 노출된 상태이다. 이 상태에서, p형 반도체층(40)의 제2영역(40-2)에 수소 이온을 공급할 수 있다. 예를 들어, 고전압 상태에서 반응 챔버 내에 NH3 가스를 공급할 수 있다. 그러면, NH3 가스가 분해되어 수소 이온이 발생되며, 수소 이온이 노출된 p형 반도체층(40)의 제2영역(40-2)으로 주입된다. 수소 이온은 p형 반도체층(40)의 제2영역(40-2)에서 도펀트, 예를 들어 Mg와 반응하여 MgH2를 형성하여 Mg를 불활성화시킨다. 따라서, p형 반도체층(40)의 제2영역(40-2)의 활성 도펀트 농도가 저하된다. 공정 가스로서 NH3 가스 대신에 수소(H2) 가스가 사용될 수 도 있다. 이에 의하여, 서로 다른 활성 도펀트 농도를 갖는 제1영역(40-1)과 제2영역(40-2)을 갖는 p형 반도체층(40)이 구현될 수 있다.
필요에 따라서, p형 반도체층(40)의 제2영역(40-2)을 도 13b에 도시된 바와 같이 제2보호층(91-2)에 덮인 제3영역(40-3)과 제2보호층(91-2)에 의하여 덮이지 않은 제4영역(40-4)으로 구획할 수 있다. 그런 다음, p형 반도체층(40)의 제4영역(40-4)을 전술한 바와 같이 수소 처리하여 제4영역(40-4)의 도펀트 중 일부를 불활성화하는 단계가 더 수행될 수 있다. 제1영역(40-1) 및 제3영역(40-3)에서, p형 반도체층(40)은 제1보호층(91-1) 및 제2보호층(91-2)에 의하여 보호되므로 수소 이온이 p형 반도체층(40)으로 주입되지 않는다. 따라서, 제1영역(40-1) 및 제3영역(40-3)에서 p형 반도체층(40) 내의 활성 도펀트 농도는 변하지 않는다. 이와 같은 구성에 의하여, 활성 도펀트 농도가 서로 다른 제1영역(40-1), 제3영역(40-3), 및 제4영역(40-4)을 구비하는 p형 반도체층(40)이 형성될 수 있다.
일 실시예에 따른 반도체 집적 회로 소자는 모바일 통신, 위성 통신 등 무선 주파수를 활용하는 집적회로(RFIC) 및 RF소자, 전력을 제어하는 집적회로(PMIC) 및 전력 반도체 소자 등 여러 종류의 문턱 전압의 트랜지스터들을 필요로 하는 부품에 사용될 수 있다. 다른 일 예로 일 실시예에 따른 반도체 집적 회로 소자는 모바일 향 긴급 충전기, 서버향 전원에 사용되는 스위칭 컨버터, 자동차향 충전기, LiDAR 等 자동차향 센서, 로봇 등의 전력 반도체 부품으로 사용될 수 있다.
이상에서 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
20...채널층
30...배리어층
40...p형 반도체층
40-1, 40-2, 40-3, 40-4...제1 내지 제4영역
41, 42, 43...제1, 제2, 제3 p형 반도체층
50...게이트층
51, 52...제1, 제2게이트
61, 62...제1, 제3소오스
71, 72...제1, 제2드레인
81...제1패시베이션층(보호층)
82...제2패시베이션층(불활성화층)
83, 93...절연층
91-1...제1보호층
91-2...제2보호층
92-1...제1불활성화층
92-2...제2불활성화층

Claims (20)

  1. 채널층;
    상기 채널층에 마련되며, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층;
    상기 배리어층 상에 이격되게 위치되는 제1 p형 반도체층과 제2 p형 반도체층;
    상기 제1 p형 반도체층과 상기 제2 p형 반도체층 상에 형성되는 패시베이션층;을 포함하며,
    상기 패시베이션층은 상기 제1 p형 반도체층과 상기 제2 p형 반도체층 중 적어도 하나의 도펀트를 부분적으로 불활성화시키는 반도체 집적 회로 소자.
  2. 제1항에 있어서,
    상기 패시베이션층은, 상기 제1 p형 반도체층 상의 제1부분과, 상기 제2 p반도체층 상의 제2부분을 포함하며, 상기 제1부분과 상기 제2부분은 두께와 물질 조성 중 적어도 하나가 다른 반도체 집적 회로 소자.
  3. 제1항에 있어서,
    상기 패시베이션층은, 상기 제1 p형 반도체층 상의 제1패시베이션층과 상기 제2 p형 반도체층 및 상기 제1패시베이션층 상의 제2패시베이션층을 포함하며,
    상기 제1패시베이션층과 상기 제2패시베이션층 중 적어도 하나는 상기 제1 p형 반도체층과 상기 제2 p형 반도체층 중 적어도 하나의 도펀트를 부분적으로 불활성화시키는 반도체 집적 회로 소자.
  4. 제3항에 있어서,
    상기 제1, 제2패시베이션층은 상기 제1, 제2 p형 반도체층을 부분적으로 불활성화시키는 반도체 집적 회로 소자.
  5. 제3항에 있어서,
    상기 제2패시베이션층은 상기 제2 p형 반도체층의 도펀트를 부분적으로 불활성화시키며,
    상기 제1패시베이션층은 상기 제1 p형 반도체층의 불활성화를 방지하는 반도체 집적 회로 소자.
  6. 제1항에 있어서,
    상기 제1 p형 반도체층과 상기 제2 p형 반도체층의 두께는 동일한 반도체 집적 회로 소자.
  7. 제1항에 있어서,
    상기 제1 p형 반도체층과 상기 제2 p형 반도체층의 두께는 서로 다른 반도체 집적 회로 소자.
  8. 제1항에 있어서,
    상기 제1 p형 반도체층에 접촉되는 제1게이트;
    상기 제2 p형 반도체층에 접촉되는 제2게이트;를 포함하며,
    상기 제1게이트와 상기 제2게이트 중 적어도 하나는 대응되는 p형 반도체층에 부분적으로 삽입된 반도체 집적 회로 소자.
  9. 채널층;
    상기 채널층에 마련되며, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층;
    상기 배리어층 상에 이격되게 위치되는 제1 p형 반도체층과 제2 p형 반도체층;
    상기 제1 p형 반도체층과 상기 제2 p형 반도체층의 활성 도펀트 농도가 서로 다른 반도체 집적 회로 소자.
  10. 제9항에 있어서,
    상기 제1 p형 반도체층과 상기 제2 p형 반도체층의 두께가 동일한 반도체 집적 회로 소자.
  11. 제9항에 있어서,
    상기 제1 p형 반도체층과 상기 제2 p형 반도체층의 두께가 서로 다른 반도체 집적 회로 소자.
  12. 제9항에 있어서,
    상기 제1 p형 반도체층과 제2 p형 반도체층 상에 형성되는 패시베이션층;을 포함하며,
    상기 패시베이션층은 상기 제1 p형 반도체층과 상기 제2 p형 반도체층 중 적어도 하나의 도펀트를 부분적으로 불활성화시키는 반도체 집적 회로 소자.
  13. 제9항에 있어서,
    상기 제1 p형 반도체층에 접촉되는 제1게이트;
    상기 제2 p형 반도체층에 접촉되는 제2게이트;를 포함하며,
    상기 제1게이트와 상기 제2게이트 중 적어도 하나는 대응되는 p형 반도체층에 부분적으로 삽입된 반도체 집적 회로 소자.
  14. 채널층과, 상기 채널층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발하는 배리어층과, p형 반도체층을 순차로 형성하는 단계;
    상기 p형 반도체층의 일부 영역의 도펀트를 부분적으로 불활성화하는 단계;를 포함하는 반도체 집적 회로 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 불활성화하는 단계는,
    상기 p형 반도체층을 서로 이격된 제1 p형 반도체층과 제2 p형 반도체층으로 구획하는 단계;
    상기 제1 p형 반도체층과 상기 제2 p형 반도체층 상에 제1패시베이션층을 형성하는 단계;
    상기 제1패시베이션층을 식각하여 상기 제2 p형 반도체층을 노출시키는 단계;
    상기 제1패시베이션층과 상기 제2 p형 반도체층 상에 제2패시베이션층을 형성하는 단계;를 포함하며,
    상기 제1, 제2패시베이션층 중 적어도 하나는 형성 과정에서 대응되는 p형 반도체층의 도펀트를 불활성화시키는 불활성화 이온을 제공하는 반도체 집적 회로 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 제1, 제2패시베이션층은 형성 과정에서 상기 제1, 제2 p형 반도체의 도펀트를 부분적으로 불활성화시키는 반도체 집적 회로 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 제2패시베이션층을 형성하기 전에 상기 제2 p형 반도체층의 도펀트를 부분적으로 불활성화하는 단계;를 포함하는 반도체 집적 회로 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 p형 반도체층과 상기 제2 p형 반도체층에 접촉하는 제1게이트와 제2게이트를 형성하는 단계;를 포함하며,
    상기 제1게이트와 상기 제2게이트 중 적어도 하나는 대응되는 p형 반도체층에 부분적으로 삽입된 반도체 집적 회로 소자의 제조 방법.
  19. 제14항에 있어서,
    상기 불활성화하는 단계는,
    상기 p형 반도체층 상에 제1보호층을 형성하는 단계;
    상기 제1보호층을 식각하여 상기 p형 반도체층을 상기 제1보호층에 덮인 제1영역과 상기 제1보호층에 의하여 덮이지 않은 제2영역으로 구획하는 단계;
    상기 제1보호층과 상기 제2영역 상에 질화물을 포함하는 불활성화층을 형성하여 상기 p형 반도체층의 상기 제2영역의 도펀트 중 일부를 불활성화하는 단계;를 포함하는 반도체 집적 회로 소자의 제조 방법.
  20. 제14항에 있어서,
    상기 불활성화하는 단계는,
    상기 p형 반도체층 상에 제1보호층을 형성하는 단계;
    상기 제1보호층을 식각하여 상기 p형 반도체층을 상기 제1보호층에 덮인 제1영역과 상기 제1보호층에 의하여 덮이지 않은 제2영역으로 구획하는 단계;
    상기 제2영역의 상기 p형 반도체층에 수소 이온을 공급하는 단계;를 포함하는 반도체 집적 회로 소자의 제조 방법.
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