DE102021103788A1 - Sic mosfet mit verringertem einschaltwiderstand - Google Patents

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Thomas Aichinger
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Abstract

Es werden ein Verfahren zum Bilden eines SiC-MOSFETs und ein SiC-MOSFET offenbart. Das Verfahren beinhaltet das Bilden eines Gate-Dielektrikums (2), das an ein in einem Halbleiterkörper (100) angeordnetes Body-Gebiet (11) angrenzt, und das Bilden einer Gate-Elektrode (3) auf dem Gate-Dielektrikum (2). Das Bilden der Gate-Elektrode (3) beinhaltet das Bilden einer ersten Elektrodenschicht (31), das Implantieren von eine Austrittsarbeit einstellenden Atomen in die erste Elektrodenschicht (31) und das Bilden einer zweiten Elektrodenschicht (32) auf der ersten Elektrodenschicht (31).

Description

  • Diese Offenbarung betrifft allgemein einen SiC-MOSFET.
  • Ein SiC-MOSFET ist ein spannungsgesteuertes Transistorbauelement, das bei verschiedenen Arten von elektronischen Anwendungen, die elektronische Schalter mit einem Spannungssperrvermögen von mehr als 400 V und bis zu mehreren Kilovolt (kV) erfordern, eingesetzt werden kann. Beispiele für derartige Anwendungen beinhalten Batterieladegeräte, Solar-Inverter, industrielle Leistungsversorgungen oder dergleichen.
  • Zusätzlich zu dem Spannungssperrvermögen ist ein Schlüsselparameter eines SiC-MOSFETs der flächenspezifische Einschaltwiderstand („on-resistance“) Ron·A, der kurz als spezifischer Einschaltwiderstand bezeichnet werden kann. Der spezifische Einschaltwiderstand ist der Widerstand des MOSFETs in einem Ein-Zustand (eingeschalteter Zustand) multipliziert mit einer Fläche eines SiC-Dies, das erforderlich ist, um den MOSFET zu realisieren.
  • Es besteht ein Bedarf, den spezifischen Einschaltwiderstand eines SiC-MOSFETs zu verringern.
  • Ein Beispiel betrifft ein Verfahren zum Bilden eines SiC-MOSFETs. Das Verfahren beinhaltet das Bilden eines Gate-Dielektrikums, das an ein in einem Halbleiterkörper angeordnetes Body-Gebiet angrenzt, und das Bilden einer Gate-Elektrode auf dem Gate-Dielektrikum. Das Bilden der Gate-Elektrode beinhaltet das Bilden einer ersten Elektrodenschicht, das Implantieren von eine Austrittsarbeit einstellenden Atomen in die erste Elektrodenschicht und das Bilden einer zweiten Elektrodenschicht auf der ersten Elektrodenschicht.
  • Beispiele werden unten unter Bezugnahme auf die Zeichnungen erläutert. Die Zeichnungen dienen dazu, bestimmte Prinzipien zu veranschaulichen, so dass nur die zum Verständnis dieser Prinzipien notwendigen Aspekte dargestellt werden. Die Zeichnungen sind nicht maßstabsgetreu. In den Zeichnungen bezeichnen dieselben Bezugszeichen gleiche Merkmale.
    • 1 zeigt eine SiC-MOSFET-Transistorzelle mit einer Graben-Gate-Elektrode gemäß einem Beispiel;
    • 2 zeigt eine SiC-MOSFET-Transistorzelle mit einer planaren Gate-Elektrode gemäß einem Beispiel;
    • 3 zeigt ein Flussdiagramm, das ein Beispiel für ein Verfahren zum Bilden eines Gates mit einem Gate-Dielektrikum und einer Gate-Elektrode veranschaulicht;
    • Die 4A - 4C zeigen schematisch eine vertikale Querschnittsansicht eines Halbleiterkörpers während der Verfahrensschritte eines Verfahrens gemäß 3; und
    • Die 5 - 7 zeigen schematisch verschiedene Beispiele für SiC-MOSFETs, die jeweils mehrere Transistorzellen enthalten.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen. Die Zeichnungen bilden einen Teil der Beschreibung und zeigen zum Zweck der Veranschaulichung Beispiele dafür, wie die Erfindung verwendet und implementiert werden kann. Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsformen, sofern nicht ausdrücklich anders angegeben, miteinander kombiniert werden können.
  • Die 1 und 2 zeigen schematisch jeweils ein Beispiel für eine Transistorzelle eines SiC-MOSFETs. Jede dieser Transistorzellen enthält aktive Bauelementgebiete in einem SiC-Halbleiterkörper 100. Diese aktiven Bauelementgebiete enthalten ein Body-Gebiet 11 eines ersten Dotierungstyps sowie ein Source-Gebiet 12, ein Drift-Gebiet 13 und ein Drain-Gebiet 14 eines zum ersten Dotierungstyp komplementären zweiten Dotierungstyps. Das Body-Gebiet 11 ist zwischen dem Source-Gebiet 12 und dem Drift-Gebiet 13 angeordnet, das Drift-Gebiet 13 ist zwischen dem Body-Gebiet 11 und dem Drain-Gebiet 14 angeordnet. Ein pn-Übergang ist zwischen dem Body-Gebiet 11 und dem Drift-Gebiet 13 ausgebildet. Weiterhin enthält jede Transistorzelle 10 eine Gate-Elektrode 3, die benachbart zu dem Body-Gebiet 11 angeordnet ist und durch ein Gate-Dielektrikum 2 von dem Body-Gebiet 11 (und dem Source-Gebiet 12 und dem Drift-Gebiet 13) dielektrisch isoliert ist.
  • Die in den 1 und 2 gezeigten Transistorzellen unterscheiden sich hinsichtlich der Implementierung der Gate-Elektrode 3 und des Gate-Dielektrikums 2. Bei der Transistorzelle nach 1 handelt es sich um eine Graben-Transistorzelle. Bei diesem Beispiel sind die Gate-Elektrode 3 und das Gate-Dielektrikum 2 in einem Graben, der sich von einer ersten Oberfläche 101 des Halbleiterkörpers 100 durch das Body-Gebiet 11 in das Drift-Gebiet 13 erstreckt, angeordnet. Eine Richtung des Halbleiterkörpers 100 senkrecht zu der ersten Oberfläche 101 wird im Folgenden als vertikale Richtung bezeichnet, und Richtungen parallel zu der ersten Oberfläche 101 werden im Folgenden als horizontale oder laterale Richtungen bezeichnet. In der Graben-Transistorzelle gemäß 1 ist das Body-Gebiet 11 in einer horizontalen Richtung des Halbleiterkörpers 100 zu der Gate-Elektrode 3 benachbart.
  • Bei der Transistorzelle gemäß 2 sind das Gate-Dielektrikum 2 und die Gate-Elektrode 3 oberhalb der ersten Oberfläche 101 des Halbleiterkörpers 100 angeordnet. Bei diesem Beispiel enthält das Drift-Gebiet 13 einen Abschnitt, der sich zu der ersten Oberfläche 101 erstreckt. Weiterhin ist das Body-Gebiet 11 in der vertikalen Richtung des Halbleiterkörpers 100 benachbart zu der Gate-Elektrode 3 angeordnet.
  • Jede der in den 1 und 2 gezeigten Transistorzellen ist eine vertikale Transistorzelle. Das heißt, von dem Source-Gebiet 12 und dem Body-Gebiet 11 ist jedes in der vertikalen Richtung des Halbleiterkörpers 100 von dem Drift-Gebiet 14 beabstandet.
  • Der SiC-MOSFET enthält mehrere Transistorzellen, die entweder von dem in 1 gezeigten Typ oder dem in 2 gezeigten Typ sind, wobei bei diesen Transistorzellen die aktiven Bauelementgebiete in demselben Halbleiterkörper 100 integriert sind. Die einzelnen Transistorzellen sind parallel geschaltet. Hierzu sind die Gate-Elektroden 3 der einzelnen Transistorzellen mit einem gemeinsamen Gate-Knoten G verbunden, die Source- und Body-Gebiete 12, 11 der einzelnen Transistorzellen sind mit einem gemeinsamen Source-Knoten S verbunden und die Drain-Gebiete 14 sind mit einem gemeinsamen Drain-Knoten D verbunden. Gemäß einem Beispiel werden die Drift-Gebiete 13 der einzelnen Transistorzellen des SiC-MOSFETs durch ein zusammenhängendes Halbleitergebiet gebildet. Gleichermaßen können die Drain-Gebiete 14 der einzelnen Transistorzellen durch ein zusammenhängendes Halbleitergebiet gebildet werden. Dies wird weiter unten im Detail erläutert.
  • Der SiC-MOSFET kann als MOSFET vom Typ n oder als MOSFET vom Typ p implementiert werden. Bei einem MOSFET vom Typ n ist das Body-Gebiet 11 p-dotiert und die Source-, Drift- und Drain-Gebiete 12, 13, 14 sind n-dotiert. Bei einem MOSFET vom Typ p sind die Dotierungstypen der einzelnen Bauelementgebiete komplementär zum Dotierungstyp der jeweiligen Bauelementgebiete in einem MOSFET vom Typ n.
  • Jede der in den 2 und 3 gezeigten Transistorzellen 10 kann durch Anlegen einer geeigneten Ansteuerspannung VGS zwischen dem Gate-Knoten G und dem Source-Knoten S ein- oder ausgeschaltet werden. Die Transistorzelle 10 befindet sich in einem Ein-Zustand, wenn die Ansteuerspannung VGS oberhalb einer entsprechenden Schwellenspannung Vth liegt, und das Transistorbauelement befindet sich in einem Aus-Zustand, wenn die Ansteuerspannung VGS unterhalb der Schwellenspannung Vth liegt. Im Ein-Zustand wird durch Feldeffekt in dem Body-Gebiet 11 entlang des Gate-Dielektrikums 2 zwischen dem Source-Gebiet 12 und dem Drift-Gebiet 13 ein leitender Kanal erzeugt, so dass die Transistorzelle, wenn zwischen dem Drain-Knoten D und dem Source-Knoten S eine Spannung angelegt ist, einen Strom zwischen dem Drain-Knoten D und dem Source-Knoten S leiten kann. Im Aus-Zustand ist der leitende Kanal unterbrochen, so dass ein Stromfluss zwischen dem Drain-Knoten D und dem Source-Knoten S verhindert wird, wenn zwischen dem Drain-Knoten D und dem Source-Knoten S eine Spannung, die den MOSFET in Vorwärtsrichtung vorspannt, angelegt ist. Der MOSFET ist in Vorwärtsrichtung vorgespannt, wenn die Spannung zwischen dem Drain-Knoten D und dem Source-Knoten S, die im Folgenden auch als Drain-Source-Spannung bezeichnet wird, den pn-Übergang zwischen dem Body-Gebiet 11 und dem Drift-Gebiet 13 in Rückwärtsrichtung vorspannt. Der MOSFET ist in Rückwärtsrichtung vorgespannt, wenn die Drain-Source-Spannung so ist, dass der pn-Übergang zwischen dem Body-Gebiet 11 und dem Drift-Gebiet 13 im Aus-Zustand in Vorwärtsrichtung vorgespannt ist. In diesem Betriebsmodus ist der MOSFET dazu ausgebildet, einen Strom (der häufig als Rückstrom bezeichnet wird) zwischen dem Drain-Knoten D und dem Source-Knoten S unabhängig von der Ansteuerspannung VGS zu leiten.
  • Ein elektrischer Widerstand der Transistorzelle 10 zwischen dem Drain-Knoten D und dem Source-Knoten S im Ein-Zustand wird als Einschaltwiderstand („onresistance“) bezeichnet. Bezugnehmend auf das Obige befindet sich das Transistorbauelement im Ein-Zustand, wenn die Ansteuerspannung VGS höher als die Schwellenspannung ist. Ein weiteres Erhöhen der Ansteuerspannung VGS, nachdem die Ansteuerspannung VGS die Schwellenspannung Vth gekreuzt hat, verringert normalerweise den Einschaltwiderstand, wobei ein Erhöhen der Ansteuerspannung VGS auf über einen bestimmten Spannungspegel, der höher als die Schwellenspannung ist, den Einschaltwiderstand nicht mehr wesentlich verringert. Dieser bestimmte Spannungspegel (der normalerweise im Datenblatt des Bauelements angegeben ist) kann als empfohlener Ansteuerspannungspegel bezeichnet werden. Normalerweise ist der Einschaltwiderstand der elektrische Widerstand der Transistorzelle, wenn die Ansteuerspannung VGS den empfohlenen Ansteuerspannungspegel aufweist. Dies ist jedoch nur ein Beispiel. Alles, was im Folgenden in Bezug auf das Verringern des Einschaltwiderstands erläutert wird, gilt auch für den Einschaltwiderstand bei jedem anderen Ansteuerspannungspegel, der höher als die Schwellenspannung Vth ist.
  • Der Einschaltwiderstand eines MOSFETs, der mehrere Transistorzellen enthält, ist durch den Widerstand der Parallelschaltung der einzelnen Transistorzellen gegeben, wobei der Einschaltwiderstand mit zunehmender Anzahl der Transistorzellen abnimmt. Der flächenspezifische Einschaltwiderstand des MOSFETs ist gegeben durch den Einschaltwiderstand multipliziert mit der Halbleiterfläche des MOSFETs. Die Halbleiterfläche ist, in einer Ebene parallel zu der ersten Oberfläche 101, die Fläche, die erforderlich ist, um die Transistorzellen des MOSFETs in dem Halbleiterkörper 100 zu implementieren.
  • Bei einer Transistorzelle eines SiC-MOSFETs ist der Einschaltwiderstand der Transistorzelle hauptsächlich durch den elektrischen Widerstand des Drift-Gebiets 13 zwischen dem Body-Gebiet 11 und dem Drain-Gebiet 14 und durch den Kanalwiderstand gegeben. Der „Kanalwiderstand“ ist der elektrische Widerstand des leitenden Kanals, der sich entlang des Gate-Dielektrikums 2 zwischen dem Source-Gebiet 12 und dem Drift-Gebiet 13 bildet, wenn eine Ansteuerspannung VGS, die höher ist als die Schwellenspannung Vth, angelegt wird. Bei einem SiC-MOSFET trägt der Kanalwiderstand wesentlich zum Gesamt-Einschaltwiderstand der Transistorzelle 10 bei.
  • Es wurde gefunden, dass der Kanalwiderstand durch Verringern der Dotierungskonzentration des Body-Gebiets 11 verringert werden kann. Das Verringern der Dotierungskonzentration des Body-Gebiets 11 erhöht die Ladungsträgerbeweglichkeit der Ladungsträger in dem Kanalgebiet und verringert somit den Widerstand des Kanalgebiets.
  • Das Body-Gebiet 11 wird durch einen Implantationsprozess, bei dem Dotierstoffatome über die erste Oberfläche 101 in den Halbleiterkörper 100 implantiert werden, und durch Aktivieren der implantierten Dotierstoffatome gebildet. Durch Verringern der Implantationsdosis bei dem Implantationsprozess wird die Dotierungskonzentration des Body-Gebiets 11 verringert, so dass der Kanalwiderstand verringert wird und der Einschaltwiderstand der Transistorzelle 10 verringert wird.
  • Das Aktivieren der implantierten Dotierstoffatome beinhaltet einen Ausheilprozess. Gemäß einem Beispiel beträgt die Temperatur bei dem Ausheilprozess zwischen 1600 °C und 1800 °C und die Dauer des Ausheilprozesses liegt zwischen 20 Minuten und 40 Minuten.
  • Das Verringern der Dotierungskonzentration des Body-Gebiets 11 beeinflusst jedoch die Schwellenspannung des MOSFETs. Genauer ausgedrückt bewirkt das Verringern der Dotierungskonzentration des Body-Gebiets 11, um den Kanalwiderstand zu verringern, eine Verringerung der Schwellenspannung Vth. Dies ist jedoch bei vielen Anwendungen nicht wünschenswert. Eine Änderung der Schwellenspannung kann zum Beispiel eine Neuauslegung von Ansteuerschaltungen, die verwendet werden, um den MOSFET anzusteuern, erfordern. Außerdem sollte die Schwellenspannung bei einigen Anwendungen hoch genug sein, um das Sperren (Aus-Zustand) bei hoher Drain-Vorspannung und erhöhten Temperaturen zu gewährleisten.
  • Es besteht daher ein Bedarf, den Einschaltwiderstand des SiC-MOSFETs zu verringern, ohne die Schwellenspannung wesentlich zu beeinflussen. Dies kann durch Verringern der Implantationsdosis des Body-Gebiets 11 und gleichzeitiges geeignetes Einstellen der Austrittsarbeit der Gate-Elektrode 3 erreicht werden. Die Austrittsarbeit der Gate-Elektrode 3 beeinflusst die Schwellenspannung Vth des MOSFETs auf eine allgemein bekannte Art und Weise. Ein Beispiel für ein Verfahren zum geeigneten Einstellen der Austrittsarbeit, um einer Verringerung der Schwellenspannung Vth durch Reduzierung der Implantationsdosis entgegenzuwirken, ist in 3 dargestellt.
  • Bezugnehmend auf 3 beinhaltet das Verfahren das Bilden eines Gate-Dielektrikums, das an ein Body-Gebiet des MOSFETs angrenzt (siehe 201). Weiterhin beinhaltet das Verfahren das Bilden einer Gate-Elektrode auf dem Gate-Dielektrikum, wobei das Bilden der Gate-Elektrode das Bilden einer ersten Elektrodenschicht, das Implantieren von eine Austrittsarbeit einstellenden Atomen in die erste Elektrodenschicht und das Bilden einer zweiten Elektrodenschicht auf der ersten Elektrodenschicht beinhaltet (siehe 202).
  • Ein Beispiel für dieses Verfahren ist in den 4A bis 4D dargestellt, wobei jede dieser Figuren schematisch eine vertikale Querschnittsansicht einer Transistorzelle 10 während des Bildens des Gate-Dielektrikums 2 und der Gate-Elektrode 3 zeigt. Lediglich zum Zweck der Darstellung handelt es sich bei der durch den in den 4A bis 4D dargestellten Prozess gebildeten Transistorzelle 10 um eine Graben-Transistorzelle des in 1 gezeigten Typs. Dies ist jedoch nur ein Beispiel. Äquivalente Prozessschritte können verwendet werden, um eine Transistorzelle 10 mit einer planaren Gate-Elektrode des in 2 gezeigten Typs zu bilden, oder um eine Transistorzelle eines SiC-basierten MOSFETs, der als FinFET implementiert ist, zu bilden. Letzterer ist ein Transistorbauelement, bei dem sich das Body-Gebiet in einer länglichen Finne aus SiC befindet und die Gate-Elektrode an Seitenwände der zu dem Body-Gebiet benachbarten Finne angrenzt.
  • Weiterhin ist anzumerken, dass das Verfahren nicht darauf beschränkt ist, in dem Prozess des Bildens eines MOSFETs verwendet zu werden, sondern auch zum Bilden jeder anderen Art von SiC-basiertem, gatesteuerten Transistorbauelementen wie beispielsweise einem IGBT verwendet werden kann.
  • Bezugnehmend auf 4A beinhaltet das Verfahren das Bilden eines Grabens 110 in der ersten Oberfläche 101 des Halbleiterkörpers 100, nachdem das Body-Gebiet 11 und das Source-Gebiet 12 gebildet wurden. Das Bilden des Body-Gebiets 11 beinhaltet das Implantieren von Dotierstoffatomen über die erste Oberfläche 101 in den Halbleiterkörper 100 und das Aktivieren der implantierten Dotierstoffatome. Entsprechend beinhaltet das Bilden des Source-Gebietes 12 das Implantieren von Dotierstoffatomen des zweiten Dotierungstyps über die erste Oberfläche 101 in den Halbleiterkörper 100 und das Aktivieren dieser Dotierungatome. Die Dotierungsatome des Body-Gebiets 11 und des Source-Gebiets 12 können in demselben Aktivierungsprozess aktiviert werden. Das Bilden des Grabens 110 kann einen herkömmlichen Graben-Ätzprozess beinhalten. 4A zeigt nur einen Abschnitt des Halbleiterkörpers 100, nämlich einen Abschnitt, der eine Transistorzelle 10 enthält. Bei dem in 4A gezeigten Beispiel enthält der dargestellte Abschnitt des Halbleiterkörpers 100 nur einen Abschnitt des Grabens 110.
  • Bezugnehmend auf 4B beinhaltet das Verfahren weiterhin das Bilden des Gate-Dielektrikums 2 auf Seitenwänden und einem Boden des Grabens 110. Das Bilden des Gate-Dielektrikums 2 kann einen Abscheideprozess, bei dem das Gate-Dielektrikum 2 auf den Seitenwänden und dem Boden des Grabens 110 abgeschieden wird, beinhalten. Gemäß einem Beispiel weist das Gate-Dielektrikum Siliziumoxid (SiO2) auf. Gemäß einem anderen Beispiel wird das Gate-Dielektrikum 2 thermisch gewachsen.
  • Gemäß einem Beispiel beinhaltet das Verfahren nach dem Bilden des Gate-Dielektrikums 2 weiterhin einen Ausheilprozess, der hilft, die Qualität eines Übergangs zwischen dem Halbleiterkörper 100 und dem Gate-Dielektrikum 2 zu verbessern.
  • Bezugnehmend auf 4C beinhaltet das Verfahren weiterhin das Bilden einer ersten Gate-Elektrodenschicht 31 auf dem Gate-Dielektrikum 2 und das Implantieren von eine Austrittsarbeit einstellenden Atomen in diese erste Elektrodenschicht 31. Gemäß einem Beispiel beträgt die Dicke dieser ersten Elektrodenschicht 31 zwischen 5 Nanometern (nm) und 100 Nanometern, insbesondere zwischen 10 Nanometern und 50 Nanometern. Die erste Elektrodenschicht 31 kann ein Metall, eine Metalllegierung, ein Metallnitrid oder ein Metallkarbid enthalten. Das Metall kann Titan (Ti), Molybdän (Mo) oder Tantal (Ta) sein. Die Metalllegierung kann TiAl oder TiW sein. Das Metallnitrid kann Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (WN) oder Molybdännitrid (MoN) sein. Das Karbid kann Titankarbid (TiC) sein.
  • Die Austrittsarbeitseinstellungsatome können zumindest eines von Stickstoff (N)- oder Fluor (F)-Atomen enthalten.
  • Gemäß einem Beispiel wird die Implantationsdosis der Austrittsarbeitseinstellungsatome so gewählt, dass die Austrittsarbeit der Gate-Elektrode 2 größer als 4,1 eV ist. Gemäß einem Beispiel kann dies erreicht werden, indem die Implantationsdosis der Austrittsarbeitseinstellungsatome zwischen 1·1014 cm-2 (1E14 cm-2) und 1·1017 cm-2 (1E17 cm-2), zum Beispiel zwischen 5·1014 cm-2 (5E14 cm-2) und 5·1015 cm-2 (5E15 cm-2) oder zwischen 1·1015 cm-2 (1E15 cm-2) und 5·1015 cm-2 (5E15 cm-2) gewählt wird.
  • Eine Dicke der ersten Elektrodenschicht 31 ist an die Grabengröße angepasst, so dass nach dem Bilden der ersten Elektrodenschicht 31 ein Restgraben 110' verbleibt. Bezugnehmend auf 4D beinhaltet das Verfahren weiterhin das Bilden einer zweiten Elektrodenschicht 32 auf der ersten Elektrodenschicht 31. Das Bilden dieser zweiten Elektrodenschicht 32 kann den Restgraben 110' füllen. Die erste Elektrodenschicht 31 und die zweite Elektrodenschicht 32 bilden die Gate-Elektrode 3 der Transistorzelle 10. Die zweite Elektrodenschicht 32 kann ein herkömmliches Gate-ElektrodenMaterial wie beispielsweise Wolfram (W) oder dotiertes Polysilizium enthalten. Polysilizium kann n-dotiert oder p-dotiert sein. Dotierstoffatome in n-dotiertem Polysilizium sind zum Beispiel Phosphor (P)-Atome, und Dotierstoffatome in p-dotiertem Polysilizium sind zum Beispiel Bor (B)-Atome.
  • Bei einer Gate-Elektrode 3 des in 4D gezeigten Typs, die die erste Elektrodenschicht 31 und die zweite Elektrodenschicht 32 enthält, erhöht die erste Elektrodenschicht 31 mit den implantierten Austrittsarbeitseinstellungsatomen die Austrittsarbeit der Gate-Elektrode 3 im Vergleich zu einer Gate-Elektrode, die nur die zweite Elektrodenschicht 32 enthalten würde. Diese Erhöhung der Austrittsarbeit der Gate-Elektrode 3 wirkt einer Verringerung der Schwellenspannung Vth, die aus einer Verringerung der Implantationsdosis des Body-Gebiets 11 resultieren kann, entgegen. Gemäß einem Beispiel beträgt die Implantationsdosis des Body-Gebiets 11 weniger als 1,3 1013 cm-2 (1,3E13 cm-2) oder weniger als 1,2 1013 cm-2 (1,2E13 cm-2).
  • Bezug nehmend auf das Obige kann der MOSFET mehrere parallel geschaltete Transistorzellen enthalten. Verschiedene Beispiele für SiC-MOSFETs, die jeweils mehrere Transistorzellen enthalten, werden unter Bezugnahme auf die 5 bis 7 erläutert. Jede dieser Figuren zeigt eine vertikale Querschnittsansicht eines Abschnitts des Halbleiterkörpers 100, der mehrere Transistorzellen enthält. Der MOSFET gemäß jedem der in den 5 bis 7 gezeigten Beispiele enthält Graben-Transistorzellen. Dies ist jedoch nur ein Beispiel. Jeder dieser MOSFETs kann leicht so angepasst werden, dass er planare Transistorzellen enthält.
  • Bei dem in 5 gezeigten Beispiel sind die einzelnen Transistorzellen 10 so implementiert, dass die Gate-Elektroden zweier benachbarter Transistorzellen durch dieselbe Graben-Elektrode gebildet werden, wobei das Body-Gebiet einer Transistorzelle auf einer Seite an den Graben mit der Gate-Elektrode 3 angrenzt und das Body-Gebiet 11 einer anderen Transistorzelle auf einer gegenüberliegenden Seite an den Graben mit der Gate-Elektrode 3 angrenzt. Weiterhin werden bei diesem MOSFET die Drift-Gebiete 13 der einzelnen Transistorzellen durch ein zusammenhängendes Halbleitergebiet gebildet, und die Drain-Gebiete 14 der einzelnen Transistorzellen werden durch ein zusammenhängendes Halbleitergebiet gebildet. Darüber hinaus werden bei dem MOSFET gemäß 5 die Body-Gebiete 11 zweier benachbarter Transistorzellen durch ein Halbleitergebiet, das zwischen den Gate-Gräben der beiden Transistorzellen angeordnet ist, gebildet. Das Body-Gebiet 11 kann durch eine flächendeckende Implantation („blanket implantation“), d. h. einen Implantationsprozess, bei dem Dotierstoffatome in die gesamte Oberfläche 101 des Halbleiterkörpers 100 implantiert werden, gebildet werden. Das Bilden der Source-Gebiete 12 kann das Bilden von Implantationsmasken auf der ersten Oberfläche 101 beinhalten, so dass Dotierstoffatome nur in ausgewählte Gebiete der ersten Oberfläche 101 implantiert werden.
  • 6 zeigt einen MOSFET gemäß einem anderen Beispiel. Bei diesem Beispiel enthält jede Transistorzelle ein Body-Gebiet 11 und ein Source-Gebiet 12, die benachbart zu einer Seite eines Gate-Grabens mit einer Gate-Elektrode 3 angeordnet sind. Auf der gegenüberliegenden Seite des Gate-Grabens grenzt nur das Body-Gebiet einer benachbarten Transistorzelle, aber kein Source-Gebiet an den Gate-Graben. Außerdem enthält dieser MOSFET dotierte Halbleitergebiete 15 des zweiten Dotierungstyps, die sich unterhalb der Body-Gebiete 15 in das Drift-Gebiet 13 zu dem Drain-Gebiet 14 hin erstrecken. Diese Halbleitergebiete 15 sind über die Body-Gebiete 11 mit dem Source-Knoten S verbunden. Gebiete 16 des Drift-Gebiets 13, die sich zwischen benachbarten Halbleitergebieten 15 des zweiten Dotierungstyps befinden, werden im Folgenden als Driftkanalgebiete 16 bezeichnet. Jedes dieser Driftkanalgebiete 16 grenzt in einem Abschnitt des Halbleiterkörpers 100, in dem das Body-Gebiet 11 an das Gate-Dielektrikum 2 angrenzt, an ein entsprechendes Body-Gebiet 11 an, so dass das Driftkanalgebiet 16 an das Kanalgebiet in dem Body-Gebiet 11 (und das Gate-Dielektrikum 2) angrenzt.
  • Die Driftkanalgebiete 16 und die weiteren Halbleitergebiete 15 bilden einen JFET (Sperrschicht-Feldeffekttransistor; „Junction Field-Effect Transistor“). Wenn sich das Transistorbauelement im Aus-Zustand befindet und eine Spannung zwischen dem Drain-Knoten D und dem Source-Knoten S, die das Transistorbauelement in Vorwärtsrichtung vorspannt, angelegt wird, schnüren die Halbleitergebiete 15 die Driftkanalgebiete 16 ab, wenn die zwischen dem Drain-Knoten D und dem Source-Gebiet S angelegte Spannung zunimmt. Dies kann helfen, die Gate-Dielektrika 2 vor Überspannungen zu schützen. Bezugnehmend auf 6 kann jedes der weiteren Halbleitergebiete 15 einen Abschnitt, der an ein entsprechendes Gate-Dielektrikum 2 am Boden des jeweiligen Gate-Grabens angrenzt, enthalten.
  • 7 zeigt eine Modifikation des in 6 gezeigten Transistorbauelements. Bei dem MOSFET gemäß 7 grenzen Source-Gebiete auf beiden Seiten an die Gate-Gräben an. Zusätzlich enthält der MOSFET gemäß 7 einen Kontaktgraben 4, der sich von der ersten Oberfläche 101 durch das Body-Gebiet 11 erstreckt. Dieser Kontaktgraben enthält eine Kontaktelektrode 4, die mit dem Source-Knoten S verbunden ist. Der Kontaktgraben grenzt an die Source-Gebiete 12 und die Body-Gebiete 11 zweier benachbarter Transistorzellen an, so dass diese Source- und Body-Gebiete 12, 11 über den Kontaktgraben 4 mit dem Source-Knoten S verbunden sind. Des Weiteren grenzt der Kontaktgraben 4 an das optionale weitere Halbleitergebiet 15 an, so dass das weitere Halbleitergebiet 15 über die Kontaktelektrode 4 in dem Kontaktgraben mit dem Source-Knoten S verbunden ist.
  • Die Gate-Elektrode 3 in jedem der in den 5 bis 7 dargestellten Beispiele kann gemäß dem unter Bezugnahme auf die 3 und die 4A bis 4D erläuterten Verfahren implementiert werden.
  • Obwohl die vorliegende Offenbarung nicht derart begrenzt ist, zeigen die folgenden nummerierten Beispiele einen oder mehr Aspekte der Offenbarung.
  • Beispiel 1. Verfahren zum Bilden eines SiC-MOSFETs, wobei das Verfahren aufweist: Bilden eines Gate-Dielektrikums, das an ein in einem Halbleiterkörper angeordnetes Body-Gebiet angrenzt; und Bilden einer Gate-Elektrode auf dem Gate-Dielektrikum, wobei das Bilden der Gate-Elektrode aufweist: Bilden einer ersten Elektrodenschicht; Implantieren von eine Austrittsarbeit einstellenden Atomen in die erste Elektrodenschicht; und Bilden einer zweiten Elektrodenschicht auf der ersten Elektrodenschicht.
  • Beispiel 2. Verfahren nach Beispiel 1, wobei die erste Elektrodenschicht zumindest eines von Folgendem aufweist: ein Metall, eine Metalllegierung, ein Metallnitrid oder ein Metallcarbid.
  • Beispiel 3. Verfahren nach Beispiel 2, wobei das Metall ausgewählt wird aus der Gruppe bestehend aus Titan (Ti), Molybdän (Mo) und Tantal (Ta).
  • Beispiel 4. Verfahren nach Beispiel 2, wobei die Metalllegierung ausgewählt wird aus der Gruppe bestehend aus TiAl und TiW.
  • Beispiel 5. Verfahren nach Beispiel 2, wobei das Metallnitrid ausgewählt wird aus der Gruppe bestehend aus TiN, TaN, WN und MoN.
  • Beispiel 6. Verfahren nach Beispiel 2, wobei das Metallkarbid TiC ist.
  • Beispiel 7. Verfahren nach einem der vorhergehenden Beispiele, wobei die erste Elektrodenschicht so geformt wird, dass sie eine Dicke zwischen 5 Nanometern und 100 Nanometern, insbesondere zwischen 10 Nanometern und 50 Nanometern, aufweist.
  • Beispiel 8. Verfahren nach einem der vorhergehenden Beispiele, wobei die implantierten Atome zumindest eines von Folgendem aufweisen: Stickstoff (N)-Atome oder Fluor (F)-Atome.
  • Beispiel 9. Verfahren nach einem der vorhergehenden Beispiele, wobei eine Implantationsdosis der eine Austrittsarbeit einstellenden Atome zwischen 1E14 cm-2 und 1E17 cm-2, zwischen 5E14 cm-2 und 5E15 cm-2 oder zwischen 1E15 cm-2 und 1E15 cm-2 beträgt.
  • Beispiel 10. Verfahren nach einem der vorhergehenden Beispiele, wobei die zweite Elektrodenschicht eines von Folgendem aufweist: Wolfram (W) oder dotiertes Polysilizium.
  • Beispiel 11. Verfahren nach einem der vorhergehenden Beispiele, wobei das Verfahren weiterhin das Bilden des Body-Gebiets vor dem Bilden des Gate-Dielektrikums aufweist und wobei das Bilden des Body-Gebiets das Implantieren von Dotierstoffatomen über eine erste Oberfläche in den Halbleiterkörper und das Aktivieren der implantierten Atome aufweist.
  • Beispiel 12. Verfahren nach Beispiel 10, wobei die Implantationsdosis der Atome weniger als 1,3E13 cm-2 oder weniger als 1,2E13 cm-2 beträgt.
  • Beispiel 13. Verfahren nach einem der Beispiele 1 bis 12, wobei das Gate-Dielektrikum und die Gate-Elektrode in einem Graben des Halbleiterkörpers gebildet werden, wobei das Gate-Dielektrikum und die erste Elektrodenschicht in dem Graben so gebildet werden, dass ein Restgraben verbleibt, und wobei die zweite Elektrodenschicht so gebildet wird, dass der Restgraben gefüllt wird.
  • Beispiel 14. Verfahren nach einem der Beispiele 1 bis 12, wobei das Gate-Dielektrikum und die Gate-Elektrode über einer ersten Oberfläche des Halbleiterkörpers gebildet werden.
  • Beispiel 15. Verfahren nach einem der vorhergehenden Beispiele, wobei das Bilden des Gate-Dielektrikums das Abscheiden einer Oxidschicht und einen Ausheilprozess aufweist.
  • Beispiel 16. Verfahren nach Beispiel 15, wobei die Oxidschicht Siliziumoxid aufweist.
  • Beispiel 17. SiC-MOSFET, der zumindest eine Transistorzelle aufweist, wobei die zumindest eine Transistorzelle aufweist: ein Gate-Dielektrikum, das an ein Body-Gebiet angrenzt; und eine Gate-Elektrode, die an das Gate-Dielektrikum angrenzt, wobei eine Austrittsarbeit der Gate-Elektrode größer als 4,1 eV ist.
  • Beispiel 18. MOSFET gemäß Beispiel 17, wobei die Gate-Elektrode eine erste Elektrodenschicht, die an das Gate-Dielektrikum angrenzt, aufweist; und eine zweite Elektrodenschicht auf der ersten Elektrodenschicht, wobei die erste Elektrodenschicht implantierte, eine Austrittsarbeit einstellende Atome aufweist.
  • Beispiel 19. MOSFET gemäß Beispiel 17 oder 18, wobei die erste Elektrodenschicht eine Dicke zwischen 5 Nanometern und 100 Nanometern, insbesondere zwischen 10 Nanometern und 50 Nanometern, aufweist.
  • Beispiel 20. MOSFET nach einem der Beispiele 17 bis 19, wobei die implantierten Atome eines von Folgendem aufweisen: Stickstoff (N)-Atome oder Fluor (F)-Atome.

Claims (20)

  1. Verfahren zum Bilden eines SiC-MOSFETs, wobei das Verfahren aufweist: Bilden eines Gate-Dielektrikums (2), das an ein in einem Halbleiterkörper (100) angeordnetes Body-Gebiet (11) angrenzt; und Bilden einer Gate-Elektrode (3) auf dem Gate-Dielektrikum (2), wobei das Bilden der Gate-Elektrode (3) aufweist: Bilden einer ersten Elektrodenschicht (31); Implantieren von eine Austrittsarbeit einstellenden Atomen in die erste Elektrodenschicht (31); und Bilden einer zweiten Elektrodenschicht (32) auf der ersten Elektrodenschicht (31).
  2. Verfahren nach Anspruch 1, wobei die erste Elektrodenschicht (31) zumindest eines von Folgendem aufweist: ein Metall, eine Metalllegierung, ein Metallnitrid oder ein Metallcarbid.
  3. Verfahren nach Anspruch 2, wobei das Metall ausgewählt ist aus der Gruppe bestehend aus Titan (Ti), Molybdän (Mo) und Tantal (Ta).
  4. Verfahren nach Anspruch 2, wobei die Metalllegierung ausgewählt ist aus der Gruppe bestehend aus TiAl und TiW.
  5. Verfahren nach Anspruch 2, wobei das Metallnitrid ausgewählt ist aus der Gruppe bestehend aus TiN, TaN, WN und MoN.
  6. Verfahren nach Anspruch 2, wobei das Metallkarbid TiC ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Elektrodenschicht (31) so gebildet wird, dass sie eine Dicke zwischen 5 Nanometern und 100 Nanometern, insbesondere zwischen 10 Nanometern und 50 Nanometern, aufweist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die implantierten Atome zumindest eines von Folgendem aufweisen: Stickstoff (N)-Atome oder Fluor (F)-Atome.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei eine Implantationsdosis der eine Austrittsarbeit einstellenden Atome zwischen 1E14 cm-2 und 1E17 cm-2, zwischen 5E14 cm-2 und 5E15 cm-2 oder zwischen 1E15 cm-2 und 1E15 cm-2 beträgt.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite Elektrodenschicht (32) eines von Folgendem aufweist: Wolfram (W) oder dotiertes Polysilizium.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verfahren weiterhin das Bilden des Body-Gebiets (11) vor dem Bilden des Gate-Dielektrikums (2) aufweist, und wobei das Bilden des Body-Gebiets (11) das Implantieren von Dotierstoffatomen über eine erste Oberfläche (101) in den Halbleiterkörper (100) und das Aktivieren der implantierten Atome aufweist.
  12. Verfahren nach Anspruch 10, wobei die Implantationsdosis der Atome weniger als 1,3E13 cm-2 oder weniger als 1,2E13 cm-2 beträgt.
  13. Verfahren nach einem der Ansprüche 1 bis 12, wobei das Gate-Dielektrikum (2) und die Gate-Elektrode (3) in einem Graben (110) des Halbleiterkörpers (100) gebildet werden, wobei das Gate-Dielektrikum (2) und die erste Elektrodenschicht (31) in dem Graben gebildet werden, so dass ein Restgraben (110') verbleibt, und wobei die zweite Elektrodenschicht (32) derart gebildet wird, dass der Restgraben (110') gefüllt wird.
  14. Verfahren nach einem der Ansprüche 1 bis 12, wobei das Gate-Dielektrikum (2) und die Gate-Elektrode (3) über einer ersten Oberfläche (101) des Halbleiterkörpers (100) gebildet werden.
  15. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden des Gate-Dielektrikums (2) das Abscheiden einer Oxidschicht aufweist; und einen Ausheilprozess.
  16. Verfahren nach Anspruch 15, wobei die Oxidschicht Siliziumoxid aufweist.
  17. SiC-MOSFET, der zumindest eine Transistorzelle (10) aufweist, wobei die zumindest eine Transistorzelle aufweist: ein Gate-Dielektrikum (2), das an ein Body-Gebiet (11) angrenzt; und eine Gate-Elektrode (3), die an das Gate-Dielektrikum angrenzt, wobei eine Austrittsarbeit der Gate-Elektrode (3) größer als 4,1 eV ist.
  18. MOSFET nach Anspruch 17, wobei die Gate-Elektrode (3) eine an das Gate-Dielektrikum (2) angrenzende erste Elektrodenschicht (31) aufweist; und eine zweite Elektrodenschicht (32) auf der ersten Elektrodenschicht (31), wobei die erste Elektrodenschicht (31) implantierte, eine Austrittsarbeit einstellende Atome aufweist.
  19. MOSFET nach Anspruch 17 oder 18, wobei die erste Elektrodenschicht (31) eine Dicke zwischen 5 Nanometern und 100 Nanometern, insbesondere zwischen 10 Nanometern und 50 Nanometern, aufweist.
  20. MOSFET nach einem der Ansprüche 17 bis 19, wobei die implantierten Atome eines von Folgendem aufweisen: Stickstoff (N)-Atome oder Fluor (F)-Atome.
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