KR101044642B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 기판(10)의 위쪽에 강유전체 캐패시터(42)를 형성한 후, 강유전체 캐패시터(42)를 직접 덮는 배리어(barrier)막(46)을 형성한다. 그 후, 강유전체 캐패시터(42)에 접속되는 배선(56a 등)을 형성한다. 또한, 배선(56a)보다 위쪽에 배리어막(58)을 형성한다. 그리고, 배리어막(46)을 형성할 때에, 성분이 상이하고, 수소 또는 물의 확산을 방지하는, 적어도 2종류의 확산 방지막(46a 및 46b)을 구비한 적층체를 형성한다.
불휘발성 메모리, 강유전체 캐패시터, 배리어막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은, 강유전체 캐패시터를 구비한 불휘발성 메모리로 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
근래, 디지털 기술의 진전에 수반하여, 대용량의 데이터를 고속으로 처리 또는 보존하는 경향이 높아지고 있다. 이 때문에, 전자 기기에 사용되는 반도체 장치의 고집적화 및 고성능화가 요구되어 있다.
그래서, 반도체 기억 장치(DRAM)의 고집적화를 실현하기 위해서, DRAM을 구성하는 용량 소자의 용량 절연막으로서, 규소산화물 또는 규소질화물 대신에, 강유전체 재료 또는 고유전율 재료를 사용하는 기술에 대하여, 널리 연구 및 개발이 행해져 있다.
또한, 저전압으로 또한 고속으로의 기입 동작 및 판독 동작이 가능한 불휘발성 RAM을 실현하기 위해서, 용량 절연막으로서, 자발 분극 특성을 갖는 강유전체막을 사용한 강유전체 메모리(FeRAM)에 대하여도, 활발하게 연구 및 개발이 행해져 있다.
강유전체 메모리는, 강유전체의 히스테리시스(hysteresis) 특성을 이용하여 정보를 기억한다. 강유전체 메모리에는, 1쌍의 전극간의 캐패시터 유전체막으로서 강유전체막을 갖는 강유전체 캐패시터가 메모리 셀마다에 마련되어 있다. 강유전체에서는, 전극간의 인가 전압에 따라 분극이 생겨, 인가 전압이 제거되어도, 자발 분극이 남는다. 또한, 인가 전압의 극성이 반전되면, 자발 분극의 극성도 반전한다. 따라서, 자발 분극을 검출하면 정보를 판독할 수 있다. 그리고, 강유전체 메모리에는, 동작이 고속이며, 소비 전력이 낮고, 기입/판독의 내구성이 뛰어나다는 등의 특징이 있다.
그러나, 강유전체 메모리의 설계 및 제조함에 있어서는, 강유전체 캐패시터의 전기적 특성이 외부로부터 침입한 수소 가스나 수분에 의해 열화하기 쉽다는 성질을 극복할 필요가 있다. Pt막으로 이루어지는 하부 전극과, PbZr1 - XTiXO3(PZT)막으로 이루어지는 강유전체막과, Pt막으로 이루어지는 상부 전극을 구비한 종래의 강유전체 캐패시터로는, 수소 분압이 40Pa(0.3Torr) 정도의 분위기에서 200℃ 정도로 기판을 가열하면, PbZr1 - XTiXO3막의 강유전체 특성이 거의 소실되어 버린다. 또한, 강유전체 캐패시터가 수분을 흡착한 상태나, 수분이 강유전체 캐패시터의 근방에 존재하는 상태에서 열처리를 행하면, 강유전체막의 강유전체 특성이 현저하게 열화해버린다.
그래서, 종래, 강유전체 메모리를 제조함에 있어서, 강유전체막을 형성한 후에는, 가능한 한, 수분의 발생이 적고, 또한 저온에서 행하는 것이 가능한 처리가 선택되고 있다. 특히, 층간 절연막을 형성할 때에는, 수소의 발생량이 비교적 적 은 원료 가스를 사용한 CVD(Chemical Vapor Deposition)법 등이 선택되었다.
또한, 강유전체 캐패시터를 덮는 배리어(barrier)막이 형성된 구조, 및 강유전체 캐패시터의 위쪽에 배리어막이 형성된 구조가 제안되었다. 배리어막으로서는, 주로 산화알루미늄막이 사용되고 있다. 이는, 산화알루미늄막이 수소 및 수분의 확산을 방지하는 기능을 갖고 있기 때문이다.
그러나, 산화알루미늄막을 관통하는 원하는 형상의 컨택트 홀을 형성하는 것은 곤란하다. 이는, 산화알루미늄막이 에칭 가스와 거의 반응하지 않기 때문에, 스퍼터 에칭을 행할 필요가 있기 때문이다. 산화알루미늄막을 얇게 하면 가공 정밀도를 높게 하는 것은 가능하지만, 산화알루미늄막의 커버리지는 비교적 낮기 때문에, 충분한 배리어 효과를 유지할 수 없게 되어 버린다.
특허 문헌 1 : 일본 특개2002-176149호 공보
특허 문헌 2 : 일본 특개2004-71932호 공보
특허 문헌 3 : 일본 특개2001-111007호 공보
[발명의 개시]
본 발명의 목적은, 배리어 효과를 유지하면서, 컨택트 홀의 가공 정밀도를 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본원 발명자는, 상기 과제를 해결하려고 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 태양에 상도했다.
본원 발명에 따른 제1 반도체 장치에는, 반도체 기판의 위쪽에 형성된 강유전체 캐패시터와, 상기 강유전체 캐패시터의 상부 전극의 상면으로부터 하부 전극의 상면까지의 부분을 직접 덮는 제1 배리어막과, 상기 제1 배리어막 및 상기 하부 전극의 측면을 덮는 제2 배리어막이 마련되어 있다. 그리고, 상기 제 2 배리어막은 적층체로서, 하층이 알루미늄 산화막, 알루미늄 질화막 및 알루미늄 산질화막으로 이루어지는 군에서 선택된 1종의 막이며, 상층이 티탄 산화막, 탄탈 산화막, 지르코늄 산화막 및 탄탈 질화막에서 선택된 1종의 막이다.
본원 발명에 따른 제2 반도체 장치에는, 반도체 기판의 위쪽에 형성된 강유전체 캐패시터와, 상기 강유전체 캐패시터의 상부 전극의 상면으로부터 하부 전극의 상면까지의 부분을 직접 덮는 제1 배리어막과, 상기 제1 배리어막 및 상기 하부 전극의 측면을 덮는 제2 배리어막과, 상기 강유전체 캐패시터의 위쪽에 형성된 제3 배리어막이 마련되어 있다. 그리고, 상기 제2 및 제3 배리어막은 적층체로서, 하층이 알루미늄 산화막, 알루미늄 질화막 및 알루미늄 산질화막으로 이루어지는 군에서 선택된 1종의 막이며, 상층이 티탄 산화막, 탄탈 산화막, 지르코늄 산화막 및 탄탈 질화막에서 선택된 1종의 막이다.
본원 발명에 따른 제3 반도체 장치에는, 반도체 기판의 위쪽에 형성된 강유전체 캐패시터와, 상기 강유전체 캐패시터의 상부 전극의 상면으로부터 하부 전극의 상면까지의 부분을 직접 덮는 제1 배리어막과, 상기 제1 배리어막 및 상기 하부 전극의 측면을 덮는 제2 배리어막과, 상기 강유전체 캐패시터에 접속된 배선과, 상기 배선보다 위쪽에 형성된 제4 배리어막이 마련되어 있다. 그리고, 상기 제2 및 제4 배리어막은 적층체로서, 하층이 알루미늄 산화막, 알루미늄 질화막 및 알루미늄 산질화막으로 이루어지는 군에서 선택된 1종의 막이며, 상층이 티탄 산화막, 탄탈 산화막, 지르코늄 산화막 및 탄탈 질화막에서 선택된 1종의 막이다.
본원 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 위쪽에 강유전체 캐패시터를 형성한 후, 상기 강유전체 캐패시터의 상부 전극의 상면으로부터 하부 전극의 상면까지의 부분을 직접 덮는 제1 배리어막을 형성하고, 상기 제1 배리어막 및 상기 하부 전극의 측면을 덮는 제2 배리어막을 형성한다. 다음으로, 상기 강유전체 캐패시터에 접속되는 배선을 형성한다. 이어서, 상기 배선보다 위쪽에 제3 배리어막을 형성한다. 단, 상기 제2 배리어막의 형성 및 상기 제3 배리어막의 형성의 적어도 한쪽에서, 성분이 상이하고, 수소 또는 물의 확산을 방지하는, 적어도 2종류의 확산 방지막을 구비한 적층체를 형성한다.
도 1은 본 발명의 실시 형태에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이(memory cell array)의 구성을 나타내는 회로도이다.
도 2A는 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2B는, 도 2A에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2C는, 도 2B에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2D는, 도 2C에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2E는, 도 2D에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2F는, 도 2E에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2G는, 도 2F에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2H는, 도 2G에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2I는, 도 2H에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2J는, 도 2I에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2K는, 도 2J에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2L은, 도 2K에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2M은, 도 2L에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2N은, 도 2M에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2O는, 도 2N에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2P는, 도 2O에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2Q는, 도 2P에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2R은, 도 2Q에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2S는, 도 2R에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2T는, 도 2S에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2U는, 도 2T에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 3A는 배리어막(46)을 형성하는 방법을 나타내는 단면도이다.
도 3B는 배리어막(46)을 형성하는 다른 방법을 나타내는 단면도이다.
도 4A는 분자량이 2인 물질(H2)의 TDS 분석 결과를 나타내는 그래프이다.
도 4B는 분자량이 18인 물질(H2O)의 TDS 분석 결과를 나타내는 그래프이다.
도 5A는 본 발명의 제2 실시 형태에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 5B는, 도 5A에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 5C는, 도 5B에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 6A는 배리어막(58)을 형성하는 방법을 나타내는 단면도이다.
도 6B는 배리어막(58)을 형성하는 다른 방법을 나타내는 단면도이다.
도 7은 본 발명의 제3 실시 형태에 따른 강유전체 메모리를 나타내는 단면도이다.
도 8은 본 발명의 제4 실시 형태에 따른 강유전체 메모리를 나타내는 단면도이다.
도 9는 본 발명의 제5 실시 형태에 따른 강유전체 메모리를 나타내는 단면도이다.
도 10은 본 발명의 제6 실시 형태에 따른 강유전체 메모리를 나타내는 단면도이다.
도 11은 본 발명의 제7 실시 형태에 따른 강유전체 메모리를 나타내는 단면도이다.
도 12A는 본 발명의 제8 실시 형태에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 12B는, 도 12A에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 12C는, 도 12B에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 12D는, 도 12C에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 13은 본 발명의 제9 실시 형태에 따른 강유전체 메모리를 나타내는 단면 도이다.
도 14A는 특허 문헌 3에 기재된 기술에 있어서의 분자량이 2인 물질(H2)의 TDS 분석 결과를 나타내는 그래프이다.
도 14B는 특허 문헌 3에 기재된 기술에 있어서의 분자량이 18인 물질(H2O)의 TDS 분석 결과를 나타내는 그래프이다.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 실시 형태에 대하여, 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시 형태에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.
이 메모리 셀 어레이에는, 일방향으로 뻗은 복수개의 비트선(3), 및 비트선(3)이 뻗은 방향에 대하여 수직인 방향으로 뻗은 복수개의 워드선(4) 및 플레이트선(5)이 마련되어 있다. 또한, 이들의 비트선(3), 워드선(4) 및 플레이트선(5)이 구성하는 격자와 정합하도록 하여, 강유전체 메모리의 복수개의 메모리 셀이 어레이상으로 배치되어 있다. 각 메모리 셀에는, 강유전체 캐패시터(기억부)(1) 및 MOS 트랜지스터(스위칭부)(2)가 마련되어 있다.
MOS 트랜지스터(2)의 게이트는 워드선(4)에 접속되어 있다. 또한, MOS 트랜지스터(2) 한쪽의 소스·드레인은 비트선(3)에 접속되고, 다른 쪽의 소스·드레인은 강유전체 캐패시터(1) 한쪽의 전극에 접속되어 있다. 그리고, 강유전체 캐패시터(1)의 다른 쪽의 전극이 플레이트선(5)에 접속되어 있다. 또, 각 워드선(4) 및 플레이트선(5)은, 그들이 뻗은 방향과 동일한 방향으로 늘어선 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 마찬가지로, 각 비트선(3)은, 그것이 뻗은 방향과 동일한 방향으로 늘어선 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 워드선(4) 및 플레이트선(5)이 뻗은 방향, 비트선(3)이 뻗은 방향은, 각각 행방향, 열방향이라 불리기도 한다. 단, 비트선(3), 워드선(4) 및 플레이트선(5)의 배치는 상술한 것에 한정되지 않는다.
이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 캐패시터(1)에 마련된 강유전체막의 분극 상태에 따라, 데이터가 기억된다.
(제1 실시 형태)
다음으로, 본 발명의 제1 실시 형태에 대하여 설명한다. 단, 여기서는, 편의상, 반도체 장치의 단면 구조에 대하여는, 그 제조 방법과 함께 설명한다. 도 2A∼도 2U는 본 발명의 제1 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
우선, 도 2A에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(10)에, 예를 들면 LOCOS(Local Oxidation of Silicon)법에 의해, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다. 이어서, 이온 주입법에 의해, 도펀트 불순물을 도입함으로써, 웰(14a 및 14b)을 형성한다. 이어서, 소자 영역에, 게이트 절연막(16), 게이트 전극(게이트 배선)(18), 절연막(19), 사이드월 절연막(20) 및 소스/드레인 확산층(22)을 구비한 트랜지스터(24)를 형성한다. 이 트랜지스터(24)가 도 1 중의 MOS 트랜지스터(2)에 상당한다.
이어서, 도 2B에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 CVD(Chemical Vapor Deposition)법에 의해, 막두께가 200nm인 SiON막(25)을 형성한다. 또한, 전면에 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 600nm인 실리콘 산화막(26)을 형성한다. SiON막(25) 및 실리콘 산화막(26)으로 층간 절연막(27)이 구성된다.
이어서, 도 2C에 나타내는 바와 같이, 예를 들면 CMP법에 의해, 층간 절연막(27)의 표면을 평탄화한다. 이어서, 일산화이질소(N2O) 또는 질소(N2) 분위기에서, 예를 들면 650℃, 30분간의 열처리를 행한다.
이어서, 도 2D에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 100nm인 실리콘 산화막(34)을 형성한다. 이 결과, 표면이 보다 평탄해진다.
이어서, N2O 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 2분간의 열처리를 행한다. 이 결과, 실리콘 산화막(34)의 표면이 약간 질화되어, 실리콘 산화막(34)이 흡습하기 어려워진다.
이어서, 도 2E에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 예를 들면 막두께 20∼50nm의 산화알루미늄막(36a)을 형성한다. 이어서, 예를 들면 RTA(Rapid Thermal Annealing)법에 의해, 산소 분위기 중에서 열처리를 행한다. 열처리 온도는 예를 들면 650℃로 하고, 열처리 시간은 예를 들면 1∼2분으로 한다. 이어서, 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 100nm ∼200nm의 Pt막(36b)을 하부 전극막으로서 형성한다. 산화알루미늄막(36a) 및 Pt막(36b)으로 강유전체 캐패시터 적층막(36)이 구성된다.
이어서, 마찬가지로 도 2E에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법에 의해, 강유전체막(38)을 형성한다. 강유전체막(38)으로서는, 예를 들면 막두께가 100nm∼250nm인 PZT막을 형성한다. 또, 강유전체막(38)의 형성 방법은 스퍼터링법에 한정되는 것은 아니다. 예를 들면, 졸·겔법, MOD(Metal Organic Deposition)법, MOCVD법 등에 의해 강유전체막(38)을 형성해도 좋다.
이어서, 예를 들면 RTA법에 의해, 산소 분위기 중에서 열처리를 행한다. 열처리 온도는 예를 들면 550℃∼600℃로 하고, 열처리 시간은 예를 들면 60초간∼120초간으로 한다. 이어서, 마찬가지로 도 2E에 나타내는 바와 같이, 예를 들면 스퍼터링법 또는 MOCVD법에 의해, 막두께가 25nm∼75nm의 IrOX막(40a)을 형성한다.
이어서, 아르곤 및 산소 분위기에서, 예를 들면 600℃∼800℃, 10초간∼100초간의 열처리를 행한다. 이 결과, 강유전체막(38)을 구성하는 강유전체 재료가 완전히 결정화함과 동시에, 강유전체막(38)과 IrOX막(40a)의 계면이 평활(플랫)해진다. 이어서, 예를 들면 스퍼터링법 또는 MOCVD법에 의해, 막두께가 150nm∼250nm인 IrOY막(40b)을 형성한다. 이 때, 공정 열화를 억제하기 위해서, IrOY막(40b)의 산소의 조성비 Y가, IrOX막(40a)의 산소의 조성비 X보다 높아지도록 한다. IrOX막(40a) 및 IrOY막(40b)으로 강유전체 캐패시터의 상부 전극막(40)이 구성된다.
이어서, 도 2F에 나타내는 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(98)을 형성하고, 포토리소그래피에 의해, 포토 레지스트막(98)을 강유전체 캐패시터의 상부 전극의 평면 형상으로 패터닝한다. 계속해서, 상부 전극막(40)을 에칭한다. 에칭 가스로서는, 예를 들면 Ar 가스 및 Cl2 가스를 사용한다. 그 후, 포토 레지스트막(98)을 제거한다. 이어서, 예를 들면 산소 분위기에서, 예를 들면 400℃∼700℃, 30분간∼120분간의 열처리를 행한다. 이 열처리는, 상부 전극(패터닝된 상부 전극막(40))의 표면에 이상이 생김을 방지하기 위한 것이다.
이어서, 도 2G에 나타내는 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(100)을 형성하고, 포토리소그래피에 의해, 포토 레지스트막(100)을 용량 절연막의 평면 형상으로 패터닝한다. 계속해서, 강유전체막(38)을 에칭한다. 그 후, 포토 레지스트막(100)을 제거한다. 이어서, 산소 분위기에서, 예를 들면 300℃∼400℃, 30분간∼120분간의 열처리를 행한다.
이어서, 도 2H에 나타내는 바와 같이, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(44)을 형성한다. 배리어막(44)으로서는, 예를 들면 막두께가 20∼50nm인 산화알루미늄막을 형성한다. 이어서, 산소 분위기에서, 예를 들면 400∼600℃, 30∼120분간의 열처리를 행한다.
이어서, 도 2I에 나타내는 바와 같이, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(102)을 형성하고, 포토리소그래피에 의해, 포토 레지스트 막(102)을 강유전체 캐패시터의 하부 전극의 평면 형상으로 패터닝한다. 계속해서, 배리어막(44) 및 하부 전극막(36)을 에칭한다. 이 결과, 하부 전극이 형성된다. 패터닝된 상부 전극막(40), 강유전체막(38) 및 하부 전극막(36)으로 강유전체 캐패시터(42)가 구성되고, 이 강유전체 캐패시터(42)가 도 1 중의 강유전체 캐패시터(1)에 상당한다. 또한, 배리어막(44)은, 상부 전극막(40) 및 강유전체막(38)을 덮도록 잔존한다. 그 후, 포토 레지스트막(102)을 제거한다. 이어서, 산소 분위기에서, 예를 들면 400℃∼600℃, 30분간∼120분간의 열처리를 행한다.
이어서, 도 2J에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(46)을 형성한다. 본 실시 형태에서는, 배리어막(46)의 형성함에 있어서, 도 3A에 나타내는 바와 같이, 우선, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm인 산화알루미늄막(46a)을 형성한다. 다음으로, 산화알루미늄막(46a) 위에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm∼30nm인 산화티탄막(46b)을 형성한다.
또, 배리어막(46)의 형성함에 있어서, 도 3B에 나타내는 바와 같이, 예를 들면 막두께가 20nm∼30nm인 산화티탄막(46b)을 형성하고, 그 위에, 예를 들면 막두께가 20nm인 산화알루미늄막(46a)을 형성해도 좋다.
또한, 산화알루미늄막(46a) 또는 산화티탄막(46b) 중 어느 것을 먼저 형성한다고 해도, 나중의 막(산화티탄막(46b) 또는 산화알루미늄막(46a))을 형성하기 전에, 산소를 함유하는 분위기에서, 예를 들면 300℃∼800℃(바람직하게는, 500℃∼700℃), 30분간∼120분간의 열처리를 행함이 바람직하다. 산소를 함유하는 분위기 로서는, 산소만의 분위기, 아르곤 및 산소를 함유하는 분위기, 및, 질소 및 산소를 함유하는 분위기 등을 들 수 있다.
또한, 산화티탄막(46b)의 형성함에 있어서는, 스퍼터링법으로 금속 티탄막을 형성한 후에, 산소 분위기에서, 예를 들면 300℃∼700℃, 1분간∼120분간의 어닐링을 행함으로써, 금속 티탄막을 산화시켜도 좋다. 또, 단시간의 어닐링은, 예를 들면 RTA법에 의해 행할 수 있고, 장시간의 어닐링은, 예를 들면 일반적인 종형로 또는 횡형로를 사용하여 행할 수 있다.
배리어막(46)의 형성후에는, 산소 분위기에서, 예를 들면 500℃∼700℃, 30분간∼120분간의 열처리를 행한다. 이 결과, 강유전체막(38)에 산소가 공급되어, 강유전체 캐패시터(42)의 전기적 특성이 회복된다.
이어서, 도 2K에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 1500nm인 실리콘 산화물로 구성되는 층간 절연막(48)을 형성한다.
이어서, 도 2L에 나타내는 바와 같이, 예를 들면 CMP법에 의해, 층간 절연막(48)의 표면을 평탄화한다. 이어서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 2분간의 열처리를 행한다. 열처리 결과, 층간 절연막(48) 중의 수분이 제거됨과 동시에, 층간 절연막(48)의 막질이 변화하여, 층간 절연막(48) 중에 수분이 들어가기 어려워진다. 또한, 이 열처리에 의해, 층간 절연막(48)의 표면이 질화되어, 층간 절연막(48)의 표면에 SiON막(도시않음) 이 형성된다.
이어서, 도 2M에 나타내는 바와 같이, 포토리소그래피 및 에칭에 의해, 층간 절연막(48), 배리어막(46), 실리콘 산화막(34) 및 층간 절연막(27)에, 소스/드레인 확산층(22)까지 달하는 컨택트 홀(50a 및 50b)을 형성한다.
배리어막(46)으로서, 산화알루미늄막만이 형성되며, 내습성 향상을 위해서, 이 산화알루미늄막이 두껍게 되어 있을 경우에는, 산화알루미늄막의 가공이 곤란하기 때문에, 컨택트 홀을 원하는 형상으로 하는 것이 곤란하다. 이에 대하여, 본 실시 형태에서는, 배리어막(46)의 일부로서 산화티탄막(46b)이 형성되어 있고, 이 산화티탄막(46b)은 에칭 가스(예를 들면, 염소, 불소)와 반응하기 쉽다. 또한, 산화티탄막(46b)에 의해서도 배리어 효과가 얻어지기 때문에, 산화알루미늄막(46a)이 얇아도 좋다. 그리고, 얇은 산화알루미늄막(46a)은 아르곤 가스로 쉽게 스퍼터 에칭하는 것이 가능하다. 따라서, 본 실시 형태에서는, 원하는 형상의 컨택트 홀(50a 및 50b)을 쉽게 형성할 수 있다.
이어서, 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 20nm인 Ti막(도시않음)을 형성한다. 계속해서, 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 50nm인 TiN막(도시않음)을 형성한다. 이들의 Ti막 및 TiN막으로 배리어 메탈막(도시않음)이 구성된다. 이어서, 전면에, 예를 들면 CVD법에 의해, 막두께가 500nm인 텅스텐막을 형성한다. 이어서, 예를 들면 CMP법에 의해, 층간 절연막(48)의 표면이 노출하기 까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이 결과, 도 2N에 나타내는 바와 같이, 컨택트 홀(50a 및 50b) 내에, 텅스텐을 함유하는 도체 플러 그(54a, 54b)가 각각 매립된다. 이어서, 예를 들면 아르곤 가스를 사용한 플라즈마 세정을 행한다. 이에 의해, 도체 플러그(54a 및 54b)의 표면에 존재하는 자연 산화막 등이 제거된다.
이어서, 도 2O에 나타내는 바와 같이, 전면에, 예를 들면 CVD법에 의해, 막두께가 100nm인 SiON막(104)을 형성한다. 이어서, 포토리소그래피 및 드라이 에칭에 의해, SiON막(104), 층간 절연막(48), 배리어막(46) 및 배리어막(44)에, 강유전체 캐패시터(42)의 상부 전극(40)까지 달하는 컨택트 홀(52a)과, 강유전체 캐패시터(42)의 하부 전극(36)까지 달하는 컨택트 홀(52b)을 형성한다.
이어서, 산소 분위기에서, 예를 들면 400℃∼600℃, 30분간∼120분간의 열처리를 행한다. 이 결과, 강유전체막(38)에 산소가 공급되어, 강유전체 캐패시터(42)의 전기적 특성이 회복된다. 또, 이 열처리를, 산소 분위기 중이 아니고, 오존 분위기 중에서 행하여도 좋다. 오존 분위기 중에서 열처리가 행해졌을 경우에도, 강유전체막(38)에 산소가 공급되어, 강유전체 캐패시터(42)의 전기적 특성이 회복된다.
이와 같은 어닐링 후, 도 2P에 나타내는 바와 같이, 에칭에 의해 SiON막(104)을 제거한다. 그리고, 전면에, 예를 들면 막두께가 150nm인 TiN막(도시않음)과, 예를 들면 막두께가 550nm인 AlCu 합금막(도시않음)과, 예를 들면 막두께가 5nm인 Ti막(도시않음)과, 막두께가 150nm인 TiN막(도시않음)을 순차 적층한다. 이 결과, TiN막, AlCu 합금막, Ti막 및 TiN막으로 구성된 도체막이 형성된다.
이어서, 마찬가지로 도 2P에 나타내는 바와 같이, 포토리소그래피 및 드라이 에칭에 의해, 도체막을 패터닝한다. 이 결과, 제1 층째의 금속 배선층(56a, 56b 및 56c)이 형성된다. 즉, 상부 전극(40) 및 도체 플러그(54a)에 전기적으로 접속된 배선(56a), 하부 전극(36)에 전기적으로 접속된 배선(56b), 및 도체 플러그(54b)에 전기적으로 접속된 배선(56c)이 형성된다. 이어서, 산소 분위기에서, 예를 들면 350℃, 30분간의 열처리를 행한다.
이어서, 도 2Q에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(58)을 형성한다. 배리어막(58)으로서는, 예를 들면 막두께가 20nm∼70nm인 산화알루미늄막을 형성한다. 이 결과, 배선(56a, 56b 및 56c)의 윗면 및 측면이 배리어막(58)에 의해 덮혀진다.
이어서, 도 2R에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 2600nm인 실리콘 산화막(60)을 형성한다. 이어서, 예를 들면 CMP법에 의해, 실리콘 산화막(60)의 표면을 평탄화한다.
이어서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 4분간의 열처리를 행한다. 열처리 결과, 실리콘 산화막(60) 중의 수분이 제거됨과 동시에, 실리콘 산화막(60)의 막질이 변화하여, 실리콘 산화막(64) 중에 수분이 들어가기 어려워진다. 이 열처리에 의해, 실리콘 산화막(64)의 표면이 질화되어, 실리콘 산화막(64)의 표면에 SiON막(도시않음)이 형성된다. 배리어막(58) 및 실리콘 산화막(60)으로 층간 절연막(66)이 구성된다.
이어서, 마찬가지로 도 2R에 나타내는 바와 같이, 포토리소그래피 및 드라이 에칭에 의해, 실리콘 산화막(60) 및 배리어막(58)에, 배선(56c)까지 달하는 컨택트 홀(68)을 형성한다. 이어서, N2 분위기에서, 예를 들면 350℃, 120분간의 열처리를 행한다. 이어서, 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 50nm인 TiN막(도시않음)을 배리어 메탈막으로서 형성한다. 이어서, 전면에, 예를 들면 CVD법에 의해, 막두께가 500nm인 텅스텐막을 형성한다. 이어서, 예를 들면 EB(에치백)법에 의해, TiN막의 표면이 노출하기 까지, 텅스텐막을 에치백한다. 이 결과, 컨택트 홀(68) 내에, 텅스텐을 함유하는 도체 플러그(70)가 매립된다.
이어서, 전면에, 예를 들면 막두께가 500nm인 AlCu 합금막과, 예를 들면 막두께가 5nm인 Ti막과, 예를 들면 막두께가 150nm인 TiN막을 순차 적층한다. 이 결과, TiN막, AlCu 합금막, Ti막 및 TiN막으로 구성된 도체막이 형성된다. 이어서, 포토리소그래피 및 드라이 에칭에 의해, 도체막을 패터닝한다. 이 결과, 도 2S에 나타내는 바와 같이, 제2 층째의 금속 배선층(72a 및 72b)이 형성된다. 배선(72b)은 도체 플러그(70)에 전기적으로 접속되어 있다. 이어서, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(74)을 형성한다. 배리어막(74)으로서는, 예를 들면 막두께가 20∼70nm인 산화알루미늄막을 형성한다.
이어서, 도 2T에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 2200nm인 실리콘 산화막(76)을 형성한다. 이어서, 예를 들면 CMP법에 의해, 실리콘 산화막(76)의 표면을 평탄화한다. 이어서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 4분간의 열처리 를 행한다. 열처리 결과, 실리콘 산화막(76) 중의 수분이 제거됨과 동시에, 실리콘 산화막(76)의 막질이 변화하여, 실리콘 산화막(76) 중에 수분이 들어가기 어려워진다. 또한, 이 열처리에 의해, 실리콘 산화막(76)의 표면이 질화되어, 실리콘 산화막(76)의 표면에 SiON막(도시않음)이 형성된다. 배리어막(74) 및 실리콘 산화막(76)으로 층간 절연막(78)이 구성된다.
이어서, 마찬가지로 도 2T에 나타내는 바와 같이, 포토리소그래피 및 드라이 에칭에 의해, 실리콘 산화막(76) 및 배리어막(74)에, 배선(72a)까지 달하는 컨택트 홀(84a)과, 배선(72b)까지 달하는 컨택트 홀(84b)을 형성한다. 이어서, N2 분위기에서, 예를 들면 350℃, 120분간의 열처리를 행한다. 이어서, 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 50nm인 TiN막(도시않음)을 배리어 메탈막으로서 형성한다. 이어서, 전면에, 예를 들면 CVD법에 의해, 막두께가 500nm인 텅스텐막을 형성한다. 이어서, 예를 들면 EB법에 의해, TiN막의 표면이 노출하기 까지, 텅스텐막을 에치백한다. 이 결과, 컨택트 홀(84a 및 84b) 내에, 텅스텐을 함유하는 도체 플러그(86a, 86b)가 각각 매립된다.
이어서, 전면에, 예를 들면 막두께가 500nm인 AlCu 합금막과, 예를 들면 막두께가 150nm인 TiN막을 순차 적층한다. 이 결과, TiN막, AlCu 합금막 및 TiN막으로 구성된 도체막이 형성된다. 이어서, 포토리소그래피 및 드라이 에칭에 의해, 도체막을 패터닝한다. 이 결과, 마찬가지로 도 2T에 나타내는 바와 같이, 제3층째의 금속 배선층(88a 및 88b)이 형성된다. 즉, 도체 플러그(86a)에 전기적으로 접 속된 배선(88a), 및 도체 플러그(88b)에 전기적으로 접속된 배선(88b)이 형성된다.
이어서, 도 2U에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 100nm인 실리콘 산화막(90)을 형성한다. 이어서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 2분간의 열처리를 행한다. 열처리 결과, 실리콘 산화막(90) 중의 수분을 제거함과 동시에, 실리콘 산화막(90)의 막질을 변화시켜, 실리콘 산화막(90) 중에 수분이 들어가기 어렵게 하기 위한 것이다. 이 열처리에 의해, 실리콘 산화막(90)의 표면은 질화되어, 실리콘 산화막(90)의 표면에는 SiON막(도시않음)이 형성된다.
이어서, 마찬가지로 도 2U에 나타내는 바와 같이, 예를 들면 CVD법에 의해, 막두께가 350nm인 실리콘 질화막(92)을 형성한다. 실리콘 질화막(92)은, 수분을 차단하여, 수분에 의해 제1∼제3층째의 금속 배선층 등이 부식하는 것을 방지할 수 있다. 이어서, 포토 레지스트막(도시않음)을 사용하여 실리콘 질화막(92) 및 실리콘 산화막(90)을 패터닝함으로써, 실리콘 질화막(92) 및 실리콘 산화막(90)에, 배선(본딩 패드)(88b)까지 달하는 개구부(96a)를 형성한다. 그 후, 포토 레지스트막을 제거한다.
이어서, 마찬가지로 도 2U에 나타내는 바와 같이, 예를 들면 스핀 코팅법에 의해, 막두께가 2㎛∼6㎛인 폴리이미드 수지막(94)을 형성한다. 이어서, 포토리소그래피에 의해, 폴리이미드 수지막(94)에, 개구부(96a)를 노출하는 개구부(96b)를 형성한다. 개구부(96a 및 96b)로 본딩용의 개구부(96)가 구성된다. 이와 같이 하 여, 반도체 장치를 완성시킨다.
이와 같은 본 실시 형태에서는, 상술한 바와 같이, 배리어막(46)이 산화알루미늄막(46a) 및 산화티탄막(46b)으로 구성되어 있기 때문에, 충분한 배리어 효과를 확보하면서, 그 가공을 쉽게 할 수 있다. 이 때문에, 원하는 형상의 컨택트 홀(50a 및 50b)을 쉽게 형성할 수 있다.
따라서, 특히 가속 수명 시험의 하나인 PTHS(Pressure Temperature Humidity Stress) 시험(JEDEC 규격 등)에서도, 양호한 시험 결과를 얻을 수 있다.
또, 도 2U에서는, 편의상, 개구부(96)가, 평면에서 볼 때 강유전체 캐패시터(42)와 겹치는 위치에 있지만, 레이아웃상은, 개구부(96)를 포함하는 패드 영역은, 강유전체 캐패시터(42) 등의 소자가 형성된 영역의 주위에 마련됨이 바람직하다.
다음으로, TEOS를 사용하여 형성한 실리콘 산화막 위에 각종 배리어막을 형성하고, 이 배리어막에 대하여 행한 승온 탈가스 분석(TDS : Temperature Desorption Spectroscopy 분석)의 결과에 대하여 설명한다. 여기서는, 배리어막으로서, (시료a) 막두께가 20nm인 산화알루미늄막 위에, 막두께가 30nm인 산화티탄막이 형성된 것, (시료b) 막두께가 20nm인 산화알루미늄막 위에, 막두께가 20nm인 산화티탄막이 형성된 것, (시료c) 막두께가 30nm인 산화티탄막 위에, 막두께가 20nm인 산화알루미늄막이 형성된 것, (시료d) 막두께가 50nm인 산화알루미늄막만으로 이루어지는 것을 사용했다. 이 결과를, 도 4A 및 도 4B에 나타낸다. 도 4A는 분 자량이 2인 물질(H2)의 분석 결과를 나타내고, 도 4B는 분자량이 18인 물질(H2O)의 분석 결과를 나타낸다.
도 4A에 나타내는 바와 같이, 산화알루미늄막만으로 배리어막이 구성되어 있는 시료d(◆)에서는, 300℃ 이상에서 수소의 발생량이 증대했다. 산화알루미늄막뿐 만아니라 산화티탄막도 포함하는 시료a(●), 시료b(▲) 및 시료c(■)에서는, 700℃ 미만에서는, 수소가 거의 증가하지 않았다. 이 결과로부터, 배리어막(46)의 수소의 투과를 배리어하는 능력은 현저하게 높다고 말할 수 있다.
또한, 도 4B에 나타내는 바와 같이, 시료d(◆)에서는, 시료a(●), 시료b(▲) 및 시료c(■)와 비교하여, 700℃ 이상에서의 물의 발생량의 증대가 현저해졌다. 또한, 최표면에 산화알루미늄막이 존재하는 시료c(■) 및 시료d(◆)에서는, 200℃ 근방에서 물의 발생량이 증가했지만, 최표면에 산화티탄막이 존재하는 시료a(●) 및 시료b(▲)에서는, 그와 같은 현상은 발생하지 않았다. 이것으로부터, 배리어막으로서는, 산화알루미늄막 위에 산화티탄막이 형성된 것이 바람직하다고 말할 수 있다.
(제2 실시 형태)
다음으로, 본 발명의 제2 실시 형태에 대하여 설명한다. 단, 여기서도, 편의상, 반도체 장치의 단면 구조에 대하여는, 그 제조 방법과 함께 설명한다. 도 5A∼도 5C는, 본 발명의 제2 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
본 실시 형태에서는, 도 5A에 나타내는 바와 같이, 우선, 제1 실시 형태와 마찬가지로 하여, 제1 층째의 배선(56a, 56b 및 56c) 형성까지의 처리를 행한다. 다음으로, 산소 분위기에서, 예를 들면 350℃, 30분간의 열처리를 행한다. 이어서, 마찬가지로 도 5A에 나타내는 바와 같이, 전면에 배리어막(58)을 형성한다. 이 결과, 배선(56a, 56b 및 56c)의 윗면 및 측면이 배리어막(58)에 의해 덮혀진다.
단, 본 실시 형태에서는, 배리어막(58)의 형성함에 있어서, 도 6A에 나타내는 바와 같이, 우선, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm인 산화알루미늄막(58a)을 형성한다. 다음으로, 산화알루미늄막(58a) 위에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm인 산화티탄막(58b)을 형성한다.
또, 배리어막(58)의 형성함에 있어서, 도 6B에 나타내는 바와 같이, 예를 들면 막두께가 20nm∼30nm인 산화티탄막(58b)을 형성하고, 그 위에, 예를 들면 막두께가 20nm인 산화알루미늄막(58a)을 형성해도 좋다.
또한, 산화알루미늄막(58a) 또는 산화티탄막(58b) 중 어느 것을 먼저 형성한다고 해도, 나중의 막(산화티탄막(58b) 또는 산화알루미늄막(58a))을 형성하기 전에, 산소 분위기에서, 예를 들면 500℃∼700℃, 30분간∼120분간의 열처리를 행함이 바람직하다.
또한, 산화티탄막(58b)의 형성함에 있어서는, 스퍼터링법으로 금속 티탄막을 형성한 후에, 산소 분위기에서, 예를 들면 300℃∼700℃, 1분간∼120분간의 어닐링을 행함으로써, 금속 티탄막을 산화시켜도 좋다.
배리어막(58)의 형성후에는, 도 5B에 나타내는 바와 같이, 제1 실시 형태와 마찬가지로 하여, 실리콘 산화막(60) 형성에서, 제2 층째의 배선(72a 및 72b) 형성까지의 처리를 행한다. 단, 본 실시 형태에서는, 배리어막(58)의 일부로서 산화티탄막(58b)이 형성되어 있고, 이 산화티탄막(58b)은 에칭 가스(예를 들면, 염소, 불소)와 반응하기 쉽다. 또한, 산화티탄막(58b)에 의해서도 배리어 효과가 얻어지기 때문에, 산화알루미늄막(58a)이 얇아도 좋다. 그리고, 얇은 산화알루미늄막(58a)은 아르곤 가스로 쉽게 스퍼터 에칭하는 것이 가능하다. 따라서, 본 실시 형태에서는, 컨택트 홀(68)의 형성이 보다 쉽게 된다.
제2 층째의 배선(72a 및 72b)의 형성후에는, 마찬가지로 도 5B에 나타내는 바와 같이, 전면에 배리어막(74)을 형성한다. 이 결과, 배선(72a 및 72b)의 윗면 및 측면이 배리어막(74)에 의해 덮혀진다.
단, 본 실시 형태에서는, 배리어막(74)의 형성함에 있어서, 우선, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm인 산화알루미늄막(74a)을 형성한다. 다음으로, 산화알루미늄막(74a) 위에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm인 산화티탄막(74b)을 형성한다.
또, 배리어막(74)의 형성함에 있어서, 예를 들면 막두께가 20nm∼30nm인 산화티탄막(74b)을 형성하고, 그 위에, 예를 들면 막두께가 20nm인 산화알루미늄막(74a)을 형성해도 좋다.
또한, 산화알루미늄막(74a) 또는 산화티탄막(74b) 중 어느 것을 먼저 형성한다고 해도, 나중의 막(산화티탄막(74b) 또는 산화알루미늄막(74a))을 형성하기 전에, 산소 분위기에서, 예를 들면 500℃∼700℃, 30분간∼120분간의 열처리를 행함 이 바람직하다.
또한, 산화티탄막(74b)의 형성함에 있어서는, 스퍼터링법으로 금속 티탄막을 형성한 후에, 산소 분위기에서, 예를 들면 300℃∼700℃, 1분간∼120분간의 어닐링을 행함으로써, 금속 티탄막을 산화시켜도 좋다.
배리어막(74)의 형성후에는, 도 5C에 나타내는 바와 같이, 제1 실시 형태와 마찬가지로 하여, 실리콘 산화막(76) 형성에서, 개구부(96) 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다. 단, 본 실시 형태에서는, 배리어막(74)의 일부로서 산화티탄막(74b)이 형성되어 있고, 이 산화티탄막(74b)은 에칭 가스(예를 들면, 염소, 불소)와 반응하기 쉽다. 또한, 산화티탄막(74b)에 의해서도 배리어 효과가 얻어지기 때문에, 산화알루미늄막(74a)이 얇아도 좋다. 그리고, 얇은 산화알루미늄막(74a)은 아르곤 가스로 쉽게 스퍼터 에칭하는 것이 가능하다. 따라서, 본 실시 형태에서는, 컨택트 홀(84a 및 84b)의 형성이 보다 쉽게 된다.
이와 같은 제2 실시 형태에 의하면, 제1 실시 형태와 동일한 효과가 얻어진다. 또한, 배선을 덮는 배리어막을, 산화티탄막을 포함하는 적층체로 하고 있기 때문에, 컨택트 홀의 에칭이 보다 쉬워진다. 이 때문에, 보다 한층 컨택트 불량이 생기기 어려워진다. 또한, 수분 및 수소에 대한 배리어 효과도 충분하다.
또, 제1 및 제2 실시 형태에서는, 배선층의 수를 3으로 하고 있지만, 배선층의 수를 4이상으로 해도 좋다. 또한, 일부의 배선층에 대하여만, 적층체로 이루어지는 배리어막을 형성해도 좋다.
(제3 실시 형태)
다음으로, 본 발명의 제3 실시 형태에 대하여 설명한다. 도 7은 본 발명의 제3 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.
제2 실시 형태에서는, 배선(72a 및 72b)이 배리어막(74)에 의해 직접 덮혀 있다. 이에 대하여, 제3 실시 형태에서는, 배리어막(74)을 평탄한 막으로 하고 있다. 즉, 평탄화된 실리콘 산화막(76) 위에 실리콘 산화막(80)이 형성되고, 이 위에, 산화알루미늄막(74a) 및 산화티탄막(74b)으로 이루어지는 배리어막(74)이 형성되어 있다. 또한, 배리어막(74) 위에 실리콘 산화막(82)이 형성되어 있다. 그리고, 실리콘 산화막(82) 위에 배선(88a 및 88b) 등이 형성되어 있다.
제3 실시 형태에 따른 반도체 장치를 제조함에 있어서는, 제2 실시 형태와 마찬가지로 하여 배선(72a 및 72b) 형성까지의 처리를 행한 후, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 2200nm인 실리콘 산화막(76)을 형성한다. 이어서, 예를 들면 CMP법에 의해, 실리콘 산화막(76)의 표면을 평탄화한다. 이어서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 4분간의 열처리를 행한다. 이 열처리 결과, 실리콘 산화막(76) 중의 수분이 제거됨과 동시에, 실리콘 산화막(76)의 막질이 변화하여, 실리콘 산화막(76) 중에 수분이 들어가기 어려워진다. 또한, 이 열처리에 의해, 실리콘 산화막(76)의 표면이 질화되어, 실리콘 산화막(76)의 표면에 SiON막(도시않음)이 형성된다.
이어서, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 100nm인 실리콘 산화막(80)을 형성한다. 평탄화된 실리콘 산화막(76) 위에 실리콘 산화 막(80)이 형성되기 때문에, 실리콘 산화막(80)은 평탄해진다. 이어서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 2분간의 열처리를 행한다. 이 열처리 결과, 실리콘 산화막(80) 중의 수분이 제거됨과 동시에, 실리콘 산화막(80)의 막질이 변화하여, 실리콘 산화막(80) 중에 수분이 들어가기 어려워진다. 또한, 이 열처리에 의해, 실리콘 산화막(80)의 표면이 질화되어, 실리콘 산화막(80)의 표면에 SiON막(도시않음)이 형성된다.
이어서, 평탄한 실리콘 산화막(80) 위에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(74)을 형성한다. 배리어막(74)의 형성함에 있어서는, 산화알루미늄막(74a)을 형성한 후, 산화티탄막(74b)을 형성한다. 평탄한 실리콘 산화막(80) 위에 배리어막(74)이 형성되기 때문에, 배리어막(74)은 평탄해진다. 이어서, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 100nm인 실리콘 산화막(82)을 형성한다.
그 후, 제1 실시 형태와 마찬가지로 하여, 컨택트 홀(84a 및 84b) 형성에서, 개구부(96) 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다.
이와 같은 제3 실시 형태에 의해서도, 제2 실시 형태와 마찬가지로, 컨택트 홀(84a 및 84b)의 형성이 보다 쉽게 된다. 또한, 배리어막(74)의 커버리지가 향상한다.
(제4 실시 형태)
다음으로, 본 발명의 제4 실시 형태에 대하여 설명한다. 도 8은 본 발명의 제4 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.
제3 실시 형태에서는, 배선(56a, 56b 및 56c)이, 산화알루미늄막(58a 및 58b)으로 이루어지는 배리어막(58)에 의해 직접 덮혀 있다. 이에 대하여, 제4 실시 형태에서는, 배리어막(58)을 산화알루미늄막만으로 이루어지는 것으로 함과 동시에, 배리어막(58)과 배선(72a 및 72b) 사이에, 평탄한 배리어막을 마련하고 있다. 즉, 평탄화된 실리콘 산화막(60) 위에 실리콘 산화막(61)이 형성되고, 이 위에, 산화알루미늄막(62a) 및 산화티탄막(62b)으로 이루어지는 배리어막(62)이 형성되어 있다. 또한, 배리어막(62) 위에 실리콘 산화막(64)이 형성되어 있다. 그리고, 실리콘 산화막(64) 위에 배선(72a 및 72b) 등이 형성되어 있다.
제4 실시 형태에 따른 반도체 장치를 제조함에 있어서는, 제1 실시 형태와 마찬가지로 하여 배선(56a, 56b 및 56c) 형성까지의 처리를 행한 후, 산화알루미늄막으로 이루어지는 배리어막(58)을 형성한다. 이어서, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 2600nm인 실리콘 산화막(60)을 형성한다. 이어서, 예를 들면 CMP법에 의해, 실리콘 산화막(60)의 표면을 평탄화한다. 이어서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 4분간의 열처리를 행한다. 이 열처리 결과, 실리콘 산화막(60) 중의 수분이 제거됨과 동시에, 실리콘 산화막(60)의 막질이 변화하여, 실리콘 산화막(60) 중에 수분이 들어가기 어려워진다. 또한, 이 열처리에 의해, 실리콘 산화막(60)의 표면이 질화되어, 실리콘 산화막(60)의 표면에 SiON막(도시않음)이 형성된다.
이어서, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 100nm인 실리콘 산화막(61)을 형성한다. 평탄화된 실리콘 산화막(60) 위에 실리콘 산화막(61)이 형성되기 때문에, 실리콘 산화막(61)은 평탄해진다. 이어서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 2분간의 열처리를 행한다. 이 열처리 결과, 실리콘 산화막(61) 중의 수분이 제거됨과 동시에, 실리콘 산화막(61)의 막질이 변화하여, 실리콘 산화막(61) 중에 수분이 들어가기 어려워진다. 또한, 이 열처리에 의해, 실리콘 산화막(61)의 표면이 질화되어, 실리콘 산화막(61)의 표면에 SiON막(도시않음)이 형성된다.
이어서, 평탄한 실리콘 산화막(61) 위에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(62)을 형성한다. 배리어막(62)의 형성함에 있어서는, 제3 실시 형태에서의 배리어막(74)의 형성 등과 마찬가지로 하여, 산화알루미늄막(62a)을 형성한 후, 산화티탄막(62b)을 형성한다. 평탄한 실리콘 산화막(61) 위에 배리어막(62)이 형성되기 때문에, 배리어막(62)은 평탄해진다. 이어서, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 100nm인 실리콘 산화막(64)을 형성한다.
그 후, 제3 실시 형태와 마찬가지로 하여, 컨택트 홀(68) 형성에서, 개구부(96) 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다.
이와 같은 제4 실시 형태에 의해서도, 컨택트 홀(68)의 형성이 보다 쉽게 됨과 동시에, 배리어 효과가 향상한다. 또한, 배리어막(62)의 커버리지도 양호하게 된다.
(제5 실시 형태)
다음으로, 본 발명의 제5 실시 형태에 대하여 설명한다. 도 9는 본 발명의 제5 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.
제5 실시 형태에서는, 배리어막(46)과 배선(56a, 56b 및 56c) 사이에, 평탄한 배리어막을 마련하고 있다. 즉, 평탄화된 실리콘 산화막(48) 위에, 산화알루미늄막(116a) 및 산화티탄막(116b)으로 이루어지는 배리어막(116)이 형성되어 있다. 또한, 배리어막(116) 위에 실리콘 산화막(118)이 형성되어 있다. 그리고, 실리콘 산화막(118) 위에 배선(56a, 56b 및 56c) 등이 형성되어 있다.
제5 실시 형태에 따른 반도체 장치를 제조함에 있어서는, 제1 실시 형태와 마찬가지로 하여 도체 플러그(54a 및 54b) 형성까지의 처리를 행한 후, 예를 들면 아르곤 가스를 사용한 플라즈마 세정을 행한다. 이에 의해, 도체 플러그(54a 및 54b)의 표면에 존재하는 자연 산화막 등이 제거된다. 이어서, 도체 플러그(54a, 54b)가 매립된 층간 절연막(48) 위에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(116)을 형성한다. 배리어막(116)의 형성함에 있어서는, 제3 실시 형태에서의 배리어막(74)의 형성 등과 마찬가지로 하여, 산화알루미늄막(116a)을 형성한 후, 산화티탄막(116b)을 형성한다. 평탄한 실리콘 산화막(48) 위에 배리어막(116)이 형성되기 때문에, 배리어막(116)은 평탄해진다. 이어서, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 100nm인 실리콘 산화막(118)을 형성한다.
이어서, 포토리소그래피 및 드라이 에칭에 의해, 실리콘 산화막(118) 및 배리어막(116)에, 각각 도체 플러그(54a 및 54b)까지 달하는 컨택트 홀(120a, 120b)을 형성한다. 이어서, 전면에, 예를 들면 CVD법에 의해, 막두께 100nm의 SiON막(도시않음)을 형성한다(도 2O 참조). 이어서, 포토리소그래피 및 드라이 에칭에 의해, SiON막, 실리콘 산화막(118), 배리어막(116), 층간 절연막(48), 배리어막(46) 및 배리어막(44)에, 상부 전극(40)까지 달하는 컨택트 홀(52a)과, 하부 전극(36)까지 달하는 컨택트 홀(52a)을 형성한다.
이어서, 산소 분위기에서, 예를 들면 500℃, 60분간의 열처리를 행한다. 이 결과, 강유전체막(38)에 산소가 공급되어, 강유전체 캐패시터(42)의 전기적 특성이 회복된다. 이어서, 에칭에 의해 SiON막(도시않음)을 제거한다.
그 후, 제4 실시 형태와 마찬가지로 하여, 배선(56a, 56b 및 56c)의 형성에서, 개구부(96) 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다.
이와 같은 제5 실시 형태에 의하면, 컨택트 홀의 형성을 쉽게 하면서, 배리어 효과를 향상시킬 수 있다.
(제6 실시 형태)
다음으로, 본 발명의 제6 실시 형태에 대하여 설명한다. 도 10은 본 발명의 제6 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.
제4 실시 형태에서는, 배선(88a 및 88b)이 실리콘 산화막(90) 및 실리콘 질화막(92)에 의해 직접 덮혀 있다. 이에 대하여, 제6 실시 형태에서는, 배선(88a 및 88b)과 실리콘 산화막(90) 및 실리콘 질화막(92) 사이에, 평탄한 배리어막을 마련하고 있다. 즉, 배선(88a 및 88b)을 덮고, 평탄화된 실리콘 산화막(112)이 형성되고, 이 실리콘 산화막(112) 위에, 산화알루미늄막(114a) 및 산화티탄막(114b)으 로 이루어지는 배리어막(114)이 형성되어 있다. 그리고, 배리어막(114) 위에 실리콘 산화막(90) 및 실리콘 질화막(92)이 형성되어 있다.
제6 실시 형태에 따른 반도체 장치를 제조함에 있어서는, 제4 실시 형태와 마찬가지로 하여 배선(88a 및 88b) 형성까지의 처리를 행한 후, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 1500nm인 실리콘 산화막(112)을 형성한다. 이어서, 예를 들면 CMP법에 의해, 실리콘 산화막(112)의 표면을 평탄화한다. 이어서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 4분간의 열처리를 행한다. 이 열처리 결과, 실리콘 산화막(112) 중의 수분이 제거됨과 동시에, 실리콘 산화막(112)의 막질이 변화하여, 실리콘 산화막(112) 중에 수분이 들어가기 어려워진다. 또한, 이 열처리에 의해, 실리콘 산화막(112)의 표면이 질화되어, 실리콘 산화막(112)의 표면에 SiON막(도시않음)이 형성된다.
이어서, 평탄화된 실리콘 산화막(112) 위에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(114)을 형성한다. 배리어막(114)의 형성함에 있어서는, 제3 실시 형태에서의 배리어막(74)의 형성 등과 마찬가지로 하여, 산화알루미늄막(114a)을 형성한 후, 산화티탄막(114b)을 형성한다. 평탄한 실리콘 산화막(112) 위에 배리어막(114)이 형성되기 때문에, 배리어막(114)은 평탄해진다.
그 후, 제1 실시 형태와 마찬가지로 하여, 실리콘 산화막(90) 형성에서, 개구부(96) 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다.
(제7 실시 형태)
다음으로, 본 발명의 제7 실시 형태에 대하여 설명한다. 도 11은 본 발명의 제7 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.
제7 실시 형태에서는, 컨택트 홀(52a 및 52b) 내에, 도체 플러그(54a 및 54b)와 동일한 도체 플러그(401a 및 401b)가 각각 매립되어 있다. 이 점을 제외하고, 층간 절연막(48) 이하의 구조는, 제1 실시 형태의 구조와 동일하다.
이하, 층간 절연막(48)보다 위쪽의 배선 구조에 대하여, 그 형성 방법과 함께 설명한다. 본 실시 형태에서는, 듀얼 대머신(damascene)법을 채용하여 배선을 형성한다. 우선, 층간 절연막(48) 및 도체 플러그(54a, 54b, 401a 및 402a)를 덮는 배리어막(402)을 형성한다. 배리어막(402)의 형성함에 있어서는, 제2 실시 형태에서의 배리어막(58)의 형성 등과 마찬가지로 하여, 산화알루미늄막(402a)을 형성한 후, 산화티탄막(402b)을 형성한다. 다음으로, 배리어막(402) 위에, 예를 들면 플라즈마 TEOS법으로 실리콘 산화막(403)을 형성한다. 이어서, 예를 들면 CMP법에 의해, 실리콘 산화막(403)의 표면을 평탄화한다. 이어서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 4분간의 열처리를 행한다.
이어서, 배리어막(402)을 에칭 스토퍼로서 사용하면서, 실리콘 산화막(403)의 패터닝을 행함으로써, 실리콘 산화막(403)에 배선홈(404a, 404b 및 404c)을 형성한다. 계속해서, 배리어막(402)을 에칭함으로써, 배선홈(404a)을 도체 플러그(54a 및 401a)까지 도달시키고, 배선홈(404b)을 도체 플러그(401b)까지 도달시키 고, 배선홈(404c)을 도체 플러그(54b)까지 도달시킨다.
다음으로, 배선홈(404a, 404b 및 404c) 내에, 예를 들면 스퍼터링법에 의해, TaN으로 이루어지는 배리어 메탈막을 형성한다. 이어서, 스퍼터링법에 의해, Cu 시드(seed)층(도시않음)을 형성한 후, 도금법에 의해 Cu막을 형성한다. 그리고, 예를 들면 CMP법에 의해, 실리콘 산화막(403)이 노출하기 까지 Cu막, Cu 시드층 및 배리어 메탈막을 평탄화함으로써, Cu를 함유하는 배선(405a, 405b 및 405c)을 배선홈(404a, 404b 및 404c) 내에 각각 형성한다.
그 후, 실리콘 산화막(403) 및 배선(405a, 405b 및 405c)을 덮는 배리어막(406)을 형성한다. 배리어막(406)의 형성함에 있어서는, 배리어막(402)의 형성 등과 마찬가지로 하여, 산화알루미늄막(406a)을 형성한 후, 산화티탄막(406b)을 형성한다. 다음으로, 배리어막(406) 위에, 예를 들면 플라즈마 TEOS법으로 실리콘 산화막(407)을 형성한다. 이어서, 예를 들면 CMP법에 의해, 실리콘 산화막(407)의 표면을 평탄화한다. 이어서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 4분간의 열처리를 행한다.
다음으로, 실리콘 산화막(407) 위에 배리어막(408)을 형성한다. 배리어막(408)의 형성함에 있어서는, 배리어막(402)의 형성 등과 마찬가지로 하여, 산화알루미늄막(408a)을 형성한 후, 산화티탄막(408b)을 형성한다. 다음으로, 배리어막(408) 위에, 예를 들면 플라즈마 TEOS법으로 실리콘 산화막(409)을 형성한다. 이어서, 예를 들면 CMP법에 의해, 실리콘 산화막(409)의 표면을 평탄화한다. 이어 서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 4분간의 열처리를 행한다.
다음으로, 배리어막(406)을 에칭 스토퍼로서 사용하면서, 실리콘 산화막(409), 배리어막(408) 및 실리콘 산화막(407)의 패터닝을 행함으로써, 이들의 막에 비아 홀(410a 및 410b)을 형성한다. 계속해서, 배리어막(406)을 에칭함으로써, 비아 홀(410a)을 배선(405b)까지 도달시키고, 비아 홀(410b)을 배선(404c)까지 도달시킨다. 다음으로, 배리어막(408)을 에칭 스토퍼로서 사용하면서, 실리콘 산화막(409)의 패터닝을 행함으로써, 실리콘 산화막(409)에 배선홈(411a, 411b 및 411c)을 형성한다.
다음으로, 배선홈(411a, 411b 및 411c) 및 비아 홀(410a 및 411b) 내에, 예를 들면 스퍼터링법에 의해, TaN으로 이루어지는 배리어 메탈막을 형성한다. 이어서, 스퍼터링법에 의해, Cu 시드층(도시않음)을 형성한 후, 도금법에 의해 Cu막을 형성한다. 그리고, 예를 들면 CMP법에 의해, 실리콘 산화막(403)이 노출하기 까지 Cu막, Cu 시드층 및 배리어 메탈막을 평탄화함으로써, 배선 및 도체 플러그를 겸하는 도체층(412a, 412b 및 412c)을 형성한다.
그 후, 실리콘 산화막(409) 및 도체층(412a, 412b 및 412c)을 덮는 배리어막(413)을 형성한다. 배리어막(413)의 형성함에 있어서는, 배리어막(402)의 형성 등과 마찬가지로 하여, 산화알루미늄막(413a)을 형성한 후, 산화티탄막(413b)을 형성한다. 다음으로, 배리어막(413) 위에, 예를 들면 플라즈마 TEOS법으로 실리콘 산화막(414)을 형성한다. 이어서, 예를 들면 CMP법에 의해, 실리콘 산화막(414)의 표면을 평탄화한다. 이어서, N2O 가스 또는 N2 가스를 사용하여 발생시킨 플라즈마 분위기에서, 예를 들면 350℃, 4분간의 열처리를 행한다. 계속해서, 실리콘 산화막(414) 위에 배리어막(415)을 형성한다. 배리어막(415)의 형성함에 있어서는, 배리어막(402)의 형성 등과 마찬가지로 하여, 산화알루미늄막(415a)을 형성한 후, 산화티탄막(415b)을 형성한다.
그 후, 배리어막(415) 위에, 글로벌 배선부(416), 실리콘 산화막(417) 및 보호층(418)을 형성한다. 그리고, 패드 개구부(도시않음)를 형성하여 반도체 장치를 완성시킨다.
이와 같은 듀얼 대머신법을 채용했을 경우라도, 높은 배리어 효과를 얻으면서, 원하는 형상의 비아 홀 등을 쉽게 형성할 수 있다. 또, 싱글 대머신법을 채용했을 경우에도 동일한 효과를 얻을 수 있다.
(제8 실시 형태)
다음으로, 본 발명의 제8 실시 형태에 대하여 설명한다. 제1∼제7 실시 형태에서는, 강유전체 캐패시터(42)의 구조가 플래너형으로 되어 있지만, 제8 실시 형태에는, 구조가 스택형인 강유전체 캐패시터가 마련되어 있다. 이하, 제8 실시 형태에 대하여 상세히 설명하지만, 편의상, 그 단면 구조에 대하여는, 그 제조 방법과 함께 설명한다. 도 12A∼도 12D는 본 발명의 제8 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
본 실시 형태에서는, 우선, 도 12A에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(311)의 표면에 웰(312)을 형성한다. 이어서, 반도체 기판(311)의 표면에, 예를 들면 STI(shallow trench isolation)에 의해 소자 분리 영역(313)을 형성한다. 계속해서, 게이트 절연막(314), 게이트 전극(315), 캡막(316), 사이드월(317), 소스/드레인 확산층(318) 및 실리사이드층(319)을 웰(312)의 표면에 형성함으로써, 스위칭 소자로서 MOS 트랜지스터(320)를 형성한다. 이 MOS 트랜지스터(320)가 도 1에서의 MOS 트랜지스터(2)에 상당한다. 또, 각 MOS 트랜지스터(320)에는, 소스 및 드레인용으로 2개의 소스/드레인 확산층(318)을 형성하지만, 그 한쪽은 2개의 MOS 트랜지스터(320) 사이에서 공유시킨다.
다음으로, 전면에 실리콘 산질화막(321)(두께 : 200nm)을 MOS 트랜지스터(320)를 덮도록 형성하고, 또한 전면에 층간 절연막으로서 실리콘 산화막(322)(두께 : 1000nm)을 형성하고, CMP(화학 기계적 연마) 등에 의해 실리콘 산화막(322)을 평탄화한다. 실리콘 산질화막(321)은, 실리콘 산화막(322)을 형성할 때의 게이트 절연막(314) 등의 수소 열화를 방지하기 위해서 형성되어 있다. 그 후, 각 실리사이드층(319)까지 도달하는 컨택트 홀을 실리콘 산화막(322) 및 실리콘 산질화막(321)에 형성함으로써, 플러그 컨택트부를 개구한다. 그리고, 컨택트 홀 내에 글루(glue)막(323)을 형성한 후, 예를 들면 CVD법에 의해 W막을 매립하고, CMP를 행하여 평탄화함으로써, 도체 플러그(324)를 형성한다.
계속해서, 도 12B에 나타내는 바와 같이, 실리콘 산화막(322) 위에, 이리듐막(325)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들 면 기판 온도를 500℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 100sccm으로 하고, 챔버 내의 압력을 0.35Pa로 하고, 성막 시간을 176초간으로 한다. 이 결과, 두께가 250nm 정도인 이리듐막(325)이 얻어진다.
다음으로, 이리듐막(325) 위에 산화이리듐막(326)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 50℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 60sccm로 하고, O2 가스의 유량을 60sccm으로 하고, 챔버 내의 압력을 0.37Pa로 하고, 성막 시간을 10초간으로 한다. 이 결과, 두께가 28nm 정도인 산화이리듐막(326)이 얻어진다.
이어서, 산화이리듐막(326) 위에 백금막(327)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 350℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 100sccm으로 하고, 챔버 내의 압력을 0.38Pa로 하고, 성막 시간을 8초간으로 한다. 이 결과, 두께가 15nm 정도인 백금막(327)이 얻어진다.
그 후, 백금막(327) 위에 백금 산화물막(328)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 350℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 36sccm로 하고, O2 가스의 유량을 144sccm으로 하고, 챔버 내의 압력을 6.2Pa로 하고, 성막 시간을 22초간으로 한다. 이 결과, 두께가 25nm 정도인 백금 산화물막(328)이 형성된다. 그리고, 백금 산화물막(328) 위에 백금막(329)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면 기판 온도를 100℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 100sccm으로 하고, 챔버 내의 압력을 0.4Pa로 하고, 성막 시간을 32초간으로 한다. 이 결과, 두께가 50nm 정도인 백금막(329)이 형성된다.
이들의 이리듐막(325), 산화이리듐막(326), 백금막(327), 백금 산화물막(328) 및 백금막(329)으로 배리어 메탈막 및 하부 전극막이 구성된다. 배리어 메탈막 및 하부 전극막으로서, 다음과 같은 적층체를 사용해도 좋다. 예를 들면, (a) Ir막 위에 Ti막이 형성된 적층체, (b) Ir막 위에 Ti막 및 TiAlN막이 순차 형성된 적층체, (c)Pt막 위에 Ti막이 형성된 적층체, (d) Pt막 위에 IrO2막이 형성된 적층체, (e)Pt막 위에 RuO2막이 형성된 적층체, (f) Pt막 위에 LSCO((La1-XSrX)CuO3)막이 형성된 적층체, (g) Pt막 위에 Ti막 및 TiAlN막이 순차 형성된 적층체 등을 사용해도 좋다. 즉, Pt, Ir, Ru, Rh, Re, Os, Pd, SrRuO3 및 TiAlN으로 이루어지는 군에서 선택된, 적어도 1종을 함유하는 금속 또는 금속 산화물의, 단막 및 적층 도전성막을 사용할 수 있다.
상기의 적층체를 형성한 후, 예를 들면 750℃에서, Ar 분위기 중의 급속 가열 처리(RTA)를 60초간 실시함으로써, 백금막(329)을 결정화시킨다. 이어서, 도 12C에 나타내는 바와 같이, 백금막(329) 위에 강유전체막, 예를 들면 PLZT((Pb,La)(Zr,Ti)O3)막(330)을, 예를 들면 스퍼터링법으로 형성하고, 그 결정화 어닐링을 행한다. PLZT막(330)은, 예를 들면 MOCVD법에 의해 형성할 수도 있지만, MOCVD법을 사용할 경우에는, 하부 전극막의 구성을 다른 것으로 변경하는 것이 바 람직하다.
결정화 어닐링 후, PLZT막(330) 위에 상부 전극막(331)을 스퍼터링에 의해 형성한다. 상부 전극막(331)은, 예를 들면 서로 조성이 다른 2층의 산화이리듐막으로 구성한다. 1층째의 산화이리듐막의 형성에서는, 예를 들면 기판 온도를 실온으로 하고, 성막 파워를 2kW로 하고, Ar 가스의 유량을 100sccm로 하고, O2 가스의 유량을 59sccm으로 한다. 그리고, 1층째의 산화이리듐막은, 예를 들면 50nm 정도로 한다. 1층째의 산화이리듐막을 형성한 후에는, 어닐링을 행하고, 그 후, 2층째의 산화이리듐막을 형성한다. 2층째의 산화이리듐막은, 예를 들면 75∼125nm 정도로 한다. 계속해서, 반도체 기판(웨이퍼)(311)의 배면(뒷면)의 세정을 행한다.
그리고, 상부 전극막(331) 위에 이리듐 밀착막(마스크 밀착막)(332)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면 기판 온도를 400℃ 이상으로 하고, Ar 가스의 유량을 100sccm로 하고, 성막 파워를 1kW로 하고, 성막 시간을 7초간으로 한다. 이 결과, 두께가 10nm 정도인 이리듐 밀착막(332)이 형성된다. 이리듐 밀착막(332)을 형성한 후, 상부 전극막(331), PLZT막(330), 백금막(329), 백금 산화물막(328), 백금막(327), 산화이리듐막(326) 및 이리듐막(325)을 패터닝할 때에 하드 마스크로서 사용하는 질화티탄막(도시않음) 및 TEOS를 사용한 실리콘 산화막(도시않음)을 순차 형성한다. 질화티탄막은, 예를 들면 200℃에서 형성하고, 그 두께는 200nm 정도이다. 또한, 실리콘 산화막은, 예를 들면 390℃에서 형성하고, 그 두께는 390nm 정도이다.
다음으로, 실리콘 산화막 및 질화티탄막을 패터닝함으로써, 스택형의 강유전체 캐패시터를 형성하는 예정 영역에만 하드 마스크를 형성한다. 이어서, 실리콘 산화막 및 질화티탄막을 하드 마스크로서 사용한 패터닝 및 에칭 기술을 이용하여, 이리듐 밀착막(332), 상부 전극막(331), PLZT막(330), 백금막(329), 백금 산화물막(328), 백금막(327), 산화이리듐막(326) 및 이리듐막(325)을 일괄하여 가공함으로써, 도 12D에 나타내는 바와 같이, 스택 구조의 강유전체 캐패시터를 형성한다. 이 강유전체 캐패시터가, 도 1에서의 강유전체 캐패시터(1)에 상당한다. 그 후, 하드 마스크(실리콘 산화막 및 질화티탄막)를 제거한다. 계속해서, 산소 분위기에서, 예를 들면 300∼500℃, 30∼120분간의 열처리를 행한다.
이어서, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(335)을 형성한다. 배리어막(335)의 형성함에 있어서는, 우선, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm인 산화알루미늄막(335a)을 형성한다. 계속해서, 성막이나 에칭 프로세스 등에 의한 PLZT막(330)에의 데미지를 회복하기 위해서, 회복 어닐링을 실시한다. 예를 들면 산소 분위기에서, 500℃∼700℃, 30분간∼120분간의 열처리를 행한다. 다음으로, 산화알루미늄막(335a) 위에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm∼100nm인 산화티탄막(335b)을 형성한다. 산화티탄막(335b)의 형성함에 있어서는, 스퍼터링법으로 금속 티탄막을 형성한 후에, 산소 분위기에서, 예를 들면 300℃∼700℃, 1분간∼120분간의 어닐링을 행함으로써, 금속 티탄막을 산화시켜도 좋다.
다음으로, 층간 절연막(336)을 전면에 형성하고, 이 층간 절연막(336)의 평 탄화를 CMP에 의해 행한다. 그 후, 패터닝 및 에칭 기술을 이용하여 도체 플러그(324)까지 도달하는 컨택트 홀을 층간 절연막(336) 및 배리어막(335)에 형성한다.
배리어막(335)으로서, 산화알루미늄막만이 형성되며, 내습성 향상을 위해서, 이 산화알루미늄막이 두껍게 되어 있을 경우에는, 산화알루미늄막의 가공이 곤란하기 때문에, 컨택트 홀을 원하는 형상으로 하는 것이 곤란하다. 이에 대하여, 본 실시 형태에서는, 배리어막(335)의 일부로서 산화티탄막(335b)이 형성되어 있고, 이 산화티탄막(335b)은 에칭 가스(예를 들면, 염소, 불소)와 반응하기 쉽다. 또한, 산화티탄막(335b)에 의해서도 배리어 효과가 얻어지기 때문에, 산화알루미늄막(335a)이 얇아도 좋다. 그리고, 얇은 산화알루미늄막(335a)은 아르곤 가스로 쉽게 스퍼터 에칭하는 것이 가능하다. 따라서, 본 실시 형태에서는, 원하는 형상의 컨택트 홀을 쉽게 형성할 수 있다.
그 후, 제1 실시 형태에서의 도체 플러그(54a 및 54b)의 형성과 마찬가지로 하여, 도체 플러그(54c)를 형성하고, 배선(56a, 56b 및 56c)의 형성과 마찬가지로 하여, 배선(56d, 56e 및 56f)을 형성한다. 계속해서, 제2 실시 형태와 마찬가지로 하여, 배선(56d, 56e 및 56f)을 덮는 배리어막(58)을 형성한다. 즉, 산화알루미늄막(58a) 및 산화티탄막(58b)으로 이루어지는 배리어막(58)을 형성한다. 또, 강유전체 캐패시터에 접속되는 배선(56d 및 56f)은 플레이트선에 접속되고, 도체 플러그(54c)를 거쳐 MOS 트랜지스터(320)에 접속되는 배선은 비트선에 접속된다. 그 후, 제2 실시 형태와 마찬가지로 하여, 실리콘 산화막(60) 형성에서, 개구부 (96)(도 12A∼도 12D에 도시않음) 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다.
이와 같은 스택형의 강유전체 캐패시터에 응용한 실시 형태에서도, 제1 실시 형태 등과 마찬가지로, 원하는 형상의 컨택트 홀을 쉽게 형성할 수 있다. 또한, 충분한 배리어 효과를 얻는 것도 가능하다. 따라서, 수율이 향상함과 동시에, 보다 엄격한 조건 하에서의 수명이 향상한다.
(제9 실시 형태)
다음으로, 본 발명의 제9 실시 형태에 대하여 설명한다. 도 13은 본 발명의 제9 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.
본 실시 형태에서는, 예를 들면 실리콘으로 이루어지는 반도체 기판(210) 위에, 소자 영역을 획정하는 소자 분리 영역(212)이 형성되어 있다. 소자 분리 영역(212)이 형성된 반도체 기판(210) 내에는, 웰(214a 및 214b)이 형성되어 있다. 또한, 반도체 기판(210) 위에는, 게이트 절연막(216)을 거쳐 게이트 전극(게이트 배선)(218)이 형성되어 있다. 게이트 전극(218)은, 예를 들면, 폴리실리콘 막 위에, 트랜지스터의 게이트 길이 등에 따라 코발트 실리사이드막, 니켈 실리사이드막, 텅스텐 실리사이드막 등의 금속 실리사이드막이 적층된 폴리사이드 구조를 갖고 있다. 게이트 전극(218) 위에는, 실리콘 산화막(219)이 형성되어 있다. 게이트 전극(218) 및 실리콘 산화막(219)의 측벽 부분에는, 사이드웰 절연막(220)이 형성되어 있다. 게이트 전극(218)의 양측에는, 소스/드레인 확산층(222)이 형성되어 있다. 이와 같이 하여, 게이트 전극(218) 및 소스/드레인 확산층(222)을 갖는 트 랜지스터(224)가 구성되어 있다. 트랜지스터(224)의 게이트 길이는, 예를 들면 0.18㎛로 설정되어 있다.
반도체 기판(210) 위에는, 트랜지스터(224)를 덮는 실리콘 산질화막(225) 및 실리콘 산화막(226)이 순차 형성되어 있다. 실리콘 산질화막(225) 및 실리콘 산화막(226)으로 층간 절연막(227)이 구성되어 있다. 층간 절연막(227)의 표면은 평탄화되어 있다. 층간 절연막(227) 위에 배리어막(228)이 형성되어 있다. 배리어막(228)은 산화알루미늄막(228a) 및 산화티탄막(228b)으로 구성되어 있다. 배리어막(228)의 형성함에 있어서는, 제2 실시 형태에서의 배리어막(58)의 형성과 마찬가지로, 산화알루미늄막(228a)을 형성한 후에 산화티탄막(228b)을 형성하면 좋다.
배리어막(228) 및 층간 절연막(227)에, 소스/드레인 확산층(222)까지 달하는 컨택트 홀(230a 및 230b)이 형성되어 있다. 컨택트 홀(230a 및 230b) 내에는, 배리어 메탈막(도시않음)이 형성되어 있다. 이 배리어 메탈막은, Ti막 위에, TiN막이 형성되어 구성되어 있다. 또한, 컨택트 홀(230a 및 230b) 내에, 텅스텐을 함유하는 도체 플러그(232a 및 232b)가 각각 매립되어 있다.
배리어막(228) 위에, 도체 플러그(232a)에 전기적으로 접속된 Ir막(234)이 형성되어 있다. Ir막(234) 위에 하부 전극(236)이 형성되어 있다. 하부 전극(236) 위에 강유전체막(238)이 형성되어 있다. 강유전체막(238)으로서는, 예를 들면 PZT막이 사용되고 있다. 강유전체막(238) 위에 상부 전극(240)이 형성되어 있다. 하부 전극(236), 강유전체막(238) 및 상부 전극(240)으로 강유전체 캐패시터(242)가 구성되어 있다. 또, 이들의 상부 전극(240), 강유전체막(238), 하부 전 극(236) 및 Ir막(234)은, 에칭에 의해 일괄하여 패터닝되어, 서로 거의 동일한 평면 형상을 갖고 있다. 또한, 강유전체 캐패시터(242)의 하부 전극(236)은, Ir막(234)을 거쳐 도체 플러그(232a)에 전기적으로 접속되어 있다.
층간 절연막(227)의 Ir막(234)이 형성되어 있지 않는 영역 위에는, Ir막(234)과 동일 정도의 막두께 혹은 Ir막(234)보다도 얇은 막두께의 실리콘 산질화막(244)이 형성되어 있다. 또, 실리콘 산질화막(244) 대신에, 실리콘 산화막이 형성되어 있어도 좋다. 강유전체 캐패시터(242) 위 및 실리콘 산질화막(244) 위에, 수소 및 수분의 확산을 방지하는 기능을 갖는 배리어막(246)이 형성되어 있다. 배리어막(246)으로서는, 예를 들면 산화알루미늄막이 사용되고 있다. 배리어막(246) 위에 실리콘 산화막(248)이 형성되고, 실리콘 산화막(248)에 의해 강유전체 캐패시터(242)가 매립되어 있다. 실리콘 산화막(248)의 표면은 평탄화되어 있다.
평탄화된 실리콘 산화막(248) 위에, 수소 및 수분의 확산을 방지하는 기능을 갖는 평탄한 배리어막(250)이 형성되어 있다. 배리어막(250)은 산화알루미늄막(250a) 및 산화티탄막(250b)으로 구성되어 있다. 배리어막(250)의 형성함에 있어서는, 제2 실시 형태에서의 배리어막(58)의 형성과 마찬가지로, 산화알루미늄막(250a)을 형성한 후에 산화티탄막(250b)을 형성하면 좋다. 그리고, 배리어막(250) 위에, 실리콘 산화막(252)이 형성되어 있다. 실리콘 산질화막(244), 배리어막(246), 실리콘 산화막(248), 배리어막(250) 및 실리콘 산화막(252)으로 층간 절연막(253)이 구성되어 있다.
실리콘 산화막(252), 배리어막(250), 실리콘 산화막(248) 및 배리어막(246) 에는, 상부 전극(240)까지 달하는 컨택트 홀(254a)이 형성되어 있다. 또한, 실리콘 산화막(252), 배리어막(250), 실리콘 산화막(248), 배리어막(246) 및 실리콘 산질화막(244)에는, 도체 플러그(232b)까지 달하는 컨택트 홀(254b)이 형성되어 있다. 컨택트 홀(254a 및 254b) 내에는, 배리어 메탈막(도시않음)이 형성되어 있다. 이 배리어 메탈막은, Ti막 위에 TiN막이 형성되어 구성되어 있거나, 또는 TiN막만으로 구성되어 있다.
컨택트 홀(254a 및 254b) 내에는, 텅스텐을 함유하는 도체 플러그(256a 및 256b)가 각각 매립되어 있다. 실리콘 산화막(252) 위에, 도체 플러그(256a)에 전기적으로 접속된 배선(258a)과, 도체 플러그(256b)에 전기적으로 접속된 배선(258b)이 형성되어 있다. 실리콘 산화막(252) 위에는, 배선(258a 및 258b)을 덮는 실리콘 산화막(260)이 형성되어 있다. 실리콘 산화막(260)의 표면은 평탄화되어 있다.
평탄화된 실리콘 산화막(260) 위에, 수소 및 수분의 확산을 방지하는 기능을 갖는 평탄한 배리어막(262)이 형성되어 있다. 배리어막(262)은 산화알루미늄막(262a) 및 산화티탄막(262b)으로 구성되어 있다. 배리어막(262)의 형성함에 있어서는, 제2 실시 형태에서의 배리어막(58)의 형성과 마찬가지로, 산화알루미늄막(262a)을 형성한 후에 산화티탄막(262b)을 형성하면 좋다. 또한, 배리어막(262) 위에, 실리콘 산화막(264)이 형성되어 있다. 실리콘 산화막(260), 배리어막(262) 및 실리콘 산화막(264)으로 층간 절연막(265)이 구성되어 있다.
실리콘 산화막(264), 배리어막(262), 및 실리콘 산화막(260)에는, 배 선(258b)까지 달하는 컨택트 홀(268)이 형성되어 있다. 컨택트 홀(268) 내에는, 배리어 메탈막(도시않음)이 형성되어 있다. 이 배리어 메탈막은, Ti막 위에 TiN막이 형성되어 구성되어 있다. 또한, 컨택트 홀(268) 내에, 텅스텐을 함유하는 도체 플러그(270)가 매립되어 있다. 또한, 실리콘 산화막(264) 위에, 도체 플러그(270)에 전기적으로 접속된 배선(272)이 형성되어 있다. 또한, 실리콘 산화막(264) 위에, 배선(272)을 덮는 실리콘 산화막(274)이 형성되어 있다. 실리콘 산화막(274)의 표면은 평탄화되어 있다.
평탄화된 실리콘 산화막(274) 위에, 수소 및 수분의 확산을 방지하는 기능을 갖는 평탄한 배리어막(276)이 형성되어 있다. 배리어막(276)은, 산화알루미늄막(276a) 및 산화티탄막(276b)으로 구성되어 있다. 배리어막(276)의 형성함에 있어서는, 제2 실시 형태에서의 배리어막(58)의 형성과 마찬가지로, 산화알루미늄막(276a)을 형성한 후에 산화티탄막(276b)을 형성하면 좋다. 또한, 배리어막(276) 위에, 실리콘 산화막(278)이 형성되어 있다. 그리고, 도시하지 않지만, 실리콘 산화막(278) 위에, 적절히 배선 등이 형성되어 있다.
이와 같은 제9 실시 형태에서도, 제1 실시 형태 등과 마찬가지로, 원하는 형상의 컨택트 홀을 쉽게 형성할 수 있다. 또한, 충분한 배리어 효과를 얻는 것도 가능하다. 따라서, 수율이 향상함과 동시에, 보다 엄격한 조건 하에서의 수명이 향상한다. 또, 배리어막(246)으로서, 산화알루미늄막 및 산화티탄막으로 이루어지는 것을 사용하면, 보다 한층 컨택트 홀의 가공이 쉬워진다.
또, 본 발명에서는, 배리어막을 구성하는 막은 알루미늄 산화막 및 티탄 산 화막에 한정되지 않는다. 예를 들면, Al 질화막, Al 산질화막, Ta 산화막, Ta 질화막 및 Zr 산화막 등을 사용할 수 있다. 단, 하측의 막으로서는, Al 산화막, Al 질화막 및 Al 산질화막이 바람직하고, 상측의 막으로서는, Ti 산화막, Ta 산화막, Ta 질화막 및 Zr 산화막이 바람직하다. 또한, 강유전체 캐패시터를 직접 덮는 배리어막은, 위쪽의 배리어막이 적층체로 되어 있으면, 단일막으로 구성되어 있어도 좋다.
또한, 강유전체막을 구성하는 물질의 결정 구조는, 페로브스카이트(perovskite)형 구조에 한정되는 것이 아니고, 예를 들면 Bi 층상 구조라도 좋다. 또한, 강유전체막을 구성하는 물질의 조성도 특별히 한정되는 것은 아니다. 예를 들면, 액셉터 원소로서, Pb(납), Sr(스트론튬), Ca(칼슘), Bi(비스무트), Ba(바륨), Li(리튬) 및/또는 Y(이트륨)이 함유되어 있어도 좋고, 도너 원소로서, Ti(티탄), Zr(지르코늄), Hf(하프늄), V(바나듐), Ta(탄탈), W(텅스텐), Mn(망간), Al(알루미늄), Bi(비스무트) 및/또는 Sr(스트론튬)이 함유되어 있어도 좋다.
강유전체막을 구성하는 물질의 화학식으로서는, 예를 들면, Pb(Zr,Ti)O3, (Pb,Ca)(Zr,Ti)O3, (Pb,Ca)(Zr,Ti,Ta)O3, (Pb,Ca)(Zr,Ti,W)O3, (Pb,Sr)(Zr,Ti)O3, (Pb,Sr)(Zr,Ti,W)O3, (Pb,Sr)(Zr,Ti,Ta)O3, (Pb,Ca,Sr)(Zr,Ti)O3, (Pb,Ca,Sr)(Zr,Ti,W)O3, (Pb,Ca,Sr)(Zr,Ti,Ta)O3, SrBi2Ta2O9, Bi4Ti3O9, 및 BaBi2Ta2O9를 들 수 있지만, 이들에 한정되지 않는다. 또한, 이들에 Si가 첨가되어 있어도 좋다.
또한, 상부 전극 및 하부 전극의 조성도 특별히 한정되지 않는다. 하부 전극은, 예를 들면, Pt(플라티나), Ir(이리듐), Ru(루테늄), Rh(로듐), Re(레늄), Os(오스뮴) 및/또는 Pd(팔라듐)으로 구성되어 있어도 좋고, 이들의 산화물로 구성되어 있어도 좋다. 상부 전극은, 예를 들면, Pt, Ir, Ru, Rh, Re, Os 및/또는 Pd의 산화물로 구성되어 있어도 좋다. 또한, 상부 전극은 복수의 막이 적층되어 구성되어 있어도 좋다.
또한, 강유전체 메모리 셀의 구조는, 1T1C형에 한정되지 않고, 2T2C형이라도 좋다. 또한, 강유전체 메모리에서는, 강유전체 캐패시터 자체가, 기억부 및 스위칭부를 겸용하는 구성으로 되어 있어도 좋다. 이 경우, MOS 트랜지스터의 게이트 전극 대신에 강유전체 캐패시터가 형성된 구조가 된다. 즉, 반도체 기판 위에 게이트 절연막을 거쳐 강유전체 캐패시터가 형성된다.
또한, 강유전체막의 형성 방법은 특별히 한정되지 않는다. 예를 들면, 졸·겔법, 유기 금속 분해(MOD)법, CSD(Chemical Solution Deposition)법, 화학 기상 증착(CVD)법, 에피텍셜 성장법, 스퍼터링법, MOCVD(Metal Organic Chemical Vapor Deposition)법 등을 채용할 수 있다.
또, 특허 문헌 1(일본 특개2002-176149호 공보)에는, 배리어막으로서, 산화알루미늄막, 질화알루미늄막 및 산화티탄막 등이 게시되어 있다. 그러나, 이들의 막을 단독으로 사용해도, 높은 가공 정밀도와 충분한 배리어 효과를 양립시키는 것은 곤란하다.
또한, 특허 문헌 2(일본 특개2004-71932호 공보)에는, 강유전체 캐패시터를 덮도록 하고, 산화알루미늄막, TEOS를 사용하여 형성한 실리콘 산화막 및 산화알루미늄막이 적층된 구조가 기재되어 있다. 이 구조에서는, TEOS를 사용하여 형성한 실리콘 산화막으로부터 대량의 수분이 방출되기 때문에, 강유전체 캐패시터의 열화 및 벗겨짐 발생의 우려가 있다.
또한, 특허 문헌 3(일본 특개2001-111007호 공보)에는, 양호한 커버리지를 얻기 위해서, 강유전체 캐패시터를 덮는 산화티탄막 등을 ALD(Atomic Layer Deposition)법 등으로 형성한 후에, ALD법 등으로 산화알루미늄막을 형성하는 방법이 개시되어 있다. 그러나, ALD법으로 이들의 막을 형성하면, 데미지의 발생이나 화학 반응에 의해 강유전체 캐패시터가 열화해버린다.
또한, 특허 문헌 3에서는 산화티탄막 위에 산화알루미늄막이 형성되어 있지만, 이 구성에서는, 도 14A 및 도 14B에 나타내는 바와 같이, 200℃ 근방에서의 수소나 물의 증가량이 많아져 있다. 특히, 물에 대하여는 알루미늄 산화막의 단층보다도 특성이 나빠져 있다. 이에 대하여, 본 발명에서는, 알루미늄 산화막 위에 산화티탄막이 형성되어 있다. 이 때문에, 수소 및 물의 발생량이 억제되고 있다. 강유전체 메모리에서는, 배리어막의 형성후에, 회복 어닐링 등, 다양한 고열 처리가 존재하기 때문에, 그 각 처리의 과정에서 200℃ 근방의 배리어막의 특성도 발생한다. 이 200℃ 근방에서의 물 또는 수소의 발생을 억제하는 것이, 특성이 좋은 강유전체 메모리의 실현으로 이어진다.
이상의 경향은 알루미늄 산화막 이외의 알루미늄 질화막 및 알루미늄 산질화 막 배리어막에도 보여지며, Al을 함유하는 막은 하층측에 사용하는 것이 배리어막 전체의 특성으로서는 양호해진다. 상층측의 막이 티탄 산화막 이외의 탄탈 산화막, 지르코늄 산화막 및 탄탈 질화막인 경우도 동일하다. 단, 알루미늄 산화막과 티탄 산화막의 조합이 배리어 특성으로서는 가장 양호하였다.
이상 상술한 바와 같이, 본 발명에 의하면, 배리어 효과를 유지하면서, 컨택트 홀의 가공 정밀도를 향상할 수 있다. 따라서, 수율을 향상할 수 있고, 또한, 장수명화 및 사용이 가능한 온도 범위를 확대하는 것이 가능해진다.

Claims (19)

  1. 반도체 기판의 위쪽에 형성된 강유전체 캐패시터와,
    상기 강유전체 캐패시터의 상부 전극의 상면으로부터 하부 전극의 상면까지의 부분을 직접 덮는 제1 배리어(barrier)막과,
    상기 제1 배리어막 및 상기 하부 전극의 측면을 덮는 제2 배리어막
    을 갖는 반도체 장치로서,
    상기 제2 배리어막은 적층체로서, 하층이 알루미늄 산화막, 알루미늄 질화막 및 알루미늄 산질화막으로 이루어지는 군에서 선택된 1종의 막이며, 상층이 티탄 산화막, 탄탈 산화막, 지르코늄 산화막 및 탄탈 질화막에서 선택된 1종의 막인 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판의 위쪽에 형성된 강유전체 캐패시터와,
    상기 강유전체 캐패시터의 상부 전극의 상면으로부터 하부 전극의 상면까지의 부분을 직접 덮는 제1 배리어막과,
    상기 제1 배리어막 및 상기 하부 전극의 측면을 덮는 제2 배리어막과,
    상기 강유전체 캐패시터의 위쪽에 형성된 제3 배리어막
    을 갖는 반도체 장치로서,
    상기 제2 및 제3 배리어막은 적층체로서, 하층이 알루미늄 산화막, 알루미늄 질화막 및 알루미늄 산질화막으로 이루어지는 군에서 선택된 1종의 막이며, 상층이 티탄 산화막, 탄탈 산화막, 지르코늄 산화막 및 탄탈 질화막에서 선택된 1종의 막인 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판의 위쪽에 형성된 강유전체 캐패시터와,
    상기 강유전체 캐패시터의 상부 전극의 상면으로부터 하부 전극의 상면까지의 부분을 직접 덮는 제1 배리어막과,
    상기 제1 배리어막 및 상기 하부 전극의 측면을 덮는 제2 배리어막과,
    상기 강유전체 캐패시터에 접속된 배선과,
    상기 배선보다 위쪽에 형성된 제4 배리어막
    을 갖는 반도체 장치로서,
    상기 제2 및 제4 배리어막은 적층체로서, 하층이 알루미늄 산화막, 알루미늄 질화막 및 알루미늄 산질화막으로 이루어지는 군에서 선택된 1종의 막이며, 상층이 티탄 산화막, 탄탈 산화막, 지르코늄 산화막 및 탄탈 질화막에서 선택된 1종의 막인 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제4 배리어막은 상기 배선을 직접 덮는 상기 적층체인 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 배선은 복수의 배선층에 걸쳐 형성되고,
    상기 배선층간에는 하나 이상의 배리어막이 형성되고,
    상기 배선층간의 하나 이상의 배리어막 중 적어도 하나는 상기 적층체인 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판의 위쪽에 강유전체 캐패시터를 형성하는 공정과,
    상기 강유전체 캐패시터의 상부 전극의 상면으로부터 하부 전극의 상면까지의 부분을 직접 덮는 제1 배리어막을 형성하는 공정과,
    상기 제1 배리어막 및 상기 하부 전극의 측면을 덮는 제2 배리어막을 형성하는 공정과,
    상기 강유전체 캐패시터에 접속되는 배선을 형성하는 공정과,
    상기 배선보다 위쪽에 제3 배리어막을 형성하는 공정을 갖고,
    상기 제2 배리어막을 형성하는 공정 및 상기 제3 배리어막을 형성하는 공정의 적어도 한쪽은,
    성분이 상이하고, 수소 또는 물의 확산을 방지하는, 적어도 2종류의 확산 방지막을 구비한 적층체를 형성하는 공정을 갖고,
    상기 적층체를 형성하는 공정은,
    알루미늄 산화막, 알루미늄 질화막 및 알루미늄 산질화막으로 이루어지는 군에서 선택된 1종의 막을 형성하는 공정과,
    이 막보다 위쪽에 티탄 산화막, 탄탈 산화막, 지르코늄 산화막 및 탄탈 질화막으로 이루어지는 군에서 선택된 1종의 막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 삭제
  8. 제6항에 있어서,
    상기 제3 배리어막으로서, 상기 배선을 직접 덮는 상기 적층체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 제2 배리어막으로서, 상기 적층체를 형성하고,
    상기 제3 배리어막으로서, 상기 배선을 직접 덮는 상기 적층체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 배선을 복수의 배선층에 걸쳐 형성하고,
    상기 배선층간에는 하나 이상의 배리어막을 형성하고,
    상기 배선층간의 하나 이상의 배리어막 중 적어도 하나로서, 상기 적층체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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