CN106601641B - 半导体装置的评价方法及半导体装置的评价装置 - Google Patents

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Abstract

本发明提供即使对栅极施加AC电压,也能够正确测定导通时的阈值电压的波动的半导体装置的评价方法及半导体装置的评价装置。作为被测定物的MOSFET的漏极与恒定电压源连接,源极和基体接地。AC电压源通常对MOSFET的栅极持续施加最大电压为MOSFET的阈值电压以上的应力电压。恒定电压源在MOSFET被施加有应力电压时,向MOSFET的源极‑漏极间施加源极‑漏极间电压,并且持续测定并监视流通于MOSFET的源极‑漏极间电流。MOSFET的阈值电压的波动量基于由恒定电压源测定的MOSFET的源极‑漏极间电流的波动量而得到。

Description

半导体装置的评价方法及半导体装置的评价装置
技术领域
本发明涉及一种半导体装置的评价方法及半导体装置的评价装置。
背景技术
以往,在MOSFET(Metal Oxide Semiconductor Field Effect Transistor:绝缘栅型场效应晶体管)中,存在因对栅极施加电压,使得导通时的阈值电压发生波动的问题。阈值电压的波动涉及到流通于半导体装置的电流不平衡(无法取得电流平衡)和/或电流效率下降的问题。因此,需要抑制导通时的阈值电压的波动。此外,为了抑制导通时的阈值电压的波动,需要正确测定导通时的阈值电压。
作为现有的阈值电压的测定方法提出了如下方法:以任意时间对栅极施加电压(栅极电压),在停止对栅极施加电压后测定流通于源极-漏极间的电流的栅极电压依赖性,由此测定阈值电压,并计算阈值电压的波动程度(例如,参照下述非专利文献1。)。
作为现有的阈值电压的另一测定方法提出了如下方法:以任意时间对栅极施加矩形脉冲那样的AC(交流)电压(栅极电压),在停止对栅极施加AC电压后测定流通于源极-漏极间的电流的栅极电压依赖性,由此测定阈值电压,并计算阈值电压的波动程度(例如,参照下述专利文献1。)。
然而,虽然在上述方法中是对栅极施加电压,在停止对栅极施加电压后进行阈值电压的测定,但是阈值电压的测定需要一定的时间。因此,在从停止对栅极施加电压开始到测定阈值电压为止的期间,存在缓和对栅极施加电压的影响,对阈值电压的波动评价过小的问题点。
因此,提出了在对栅极持续施加恒定电压的状态下进行阈值电压的测定的方法(例如,参照下述非专利文献2。)。图10是示意性地示出非专利文献2的现有技术的半导体装置的评价装置的电路图。
图10所示的实施方式的半导体装置的评价装置为测定MOSFET11的阈值电压Vth的波动量从而评价MOSFET11的可靠性的评价装置的一例,具备:作为被测定物的例如n沟道型的MOSFET11、对MOSFET11施加电应力的恒定电压源12和恒定电流源13。MOSFET11的漏极与恒定电流源13连接,MOSFET11的源极和基体(body)接地。MOSFET11的栅极与恒定电压源12的正极连接。恒定电压源12的负极接地。
图11是示出现有技术的恒定电压源12对MOSFET11的栅极施加的电压的特性图。恒定电压源12具有MOSFET11的阈值电压Vth以上的电动势,通常对MOSFET11的栅极持续施加MOSFET11的阈值电压Vth以上的固定的栅极电压Vg(>Vth)。MOSFET11的阈值电压Vth的波动量ΔVth通过对在使MOSFET11的源极-漏极间电流Isd维持固定的状态下测定的MOSFET11的源极-漏极间电压Vsd的波动量进行变换来得到。
现有技术文件
专利文献
专利文献1:日本特开平8-5706号公报
非专利文献
非专利文献1:M.Denais,另七名,On-the-fly characterization of NBTI inultra-thin gate oxide PMOSFET’s,IEEE International Electron Devices Meeting(IEDM)2004,2004年,p.109-112
非专利文献2:染谷满(Mitsuru Sometani),另九名,“Exact Characterizationof Threshold Voltage Instability in 4H-SiC MOSFETs by Non-relaxation method”,Materials Science Forum,Vols821-823(2015),pp685-688
发明内容
技术问题
然而,作为功率器件的用途,施加于栅极的电压并不一定是恒定电压,还存在被施加矩形脉冲那样的AC电压的情况。在非专利文献2的方法中,通过对栅极持续施加恒定电压,可能会排除阈值电压测定中的阈值电压波动被缓和的影响。可是,在非专利文献2的方法中,在对栅极施加矩形脉冲那样的AC电压的情况下,难以排除阈值电压测定中的阈值电压波动被缓和的影响。此外,在非专利文献1的方法中,由于是在停止对栅极施加AC电压后进行阈值电压的测定,所以导致对栅极施加电压的影响被缓和,低估了阈值电压的波动。
本发明的目的在于,为了解决上述现有技术的问题点,而提供即使对栅极施加AC电压,也能够正确测定导通时的阈值电压的波动的半导体装置的评价方法及半导体装置的评价装置。
技术方案
为了解决上述课题,实现本发明的目的,本发明的半导体装置的评价方法,其特征在于,上述评价方法为具有由金属-氧化膜-半导体构成的绝缘栅结构的半导体装置的评价方法,包括:获取工序,在对上述半导体装置的栅极持续施加最大电压为上述半导体装置的阈值电压以上的AC电压的状态下,获取上述半导体装置的导通时的上述阈值电压的波动。
此外,本发明的半导体装置的评价方法,其特征在于,在上述发明中,上述AC电压的最小电压小于上述半导体装置的阈值电压。
此外,本发明的半导体装置的评价方法,其特征在于,在上述发明中,上述获取工序包括:第一工序,在对上述半导体装置的栅极持续施加上述AC电压的状态下,在上述半导体装置的高电位和低电位间施加固定电压;第二工序,根据上述AC电压的施加时间测定从上述半导体装置的高电位侧流向低电位侧的电流的变化;第三工序,基于上述第二工序的测定值,获取上述半导体装置的导通时的上述阈值电压的波动。
此外,本发明的半导体装置的评价方法,其特征在于,在上述发明中,在上述第一工序中设定小于上述最大电压与上述阈值电压之差的上述固定电压。
此外,本发明的半导体装置的评价方法,其特征在于,在上述发明中,在上述第三工序中,基于将上述第二工序的测定值与上述半导体装置的阈值电压以上的电压的施加时间相对于上述AC电压的施加时间的比率的倒数相乘而得到的值,获取上述半导体装置的导通时的上述阈值电压的波动。
此外,本发明的半导体装置的评价方法,其特征在于,在上述发明中,在上述获取工序前,基于上述半导体装置的在从高电位侧向低电位侧的方向上流通的电流和施加于上述半导体装置的栅极的电压,确定上述半导体的载流子迁移率和上述氧化膜的电容。
为了解决上述课题,实现本发明的目的,本发明的半导体装置的评价装置,其特征在于,上述评价装置为具有由金属-氧化膜-半导体构成的绝缘栅结构的半导体装置的评价装置,具备:电压源,其与上述半导体装置的栅极连接,并对上述半导体装置的栅极施加最大电压为上述半导体装置的阈值电压以上的AC电压,在通过上述电压源对上述半导体装置的栅极持续施加上述AC电压的状态下,获取上述半导体装置的导通时的上述阈值电压的波动。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,上述AC电压的最小电压小于上述半导体装置的阈值电压。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,还具备:恒定电压源,其与上述半导体装置的高电位侧连接,并在上述半导体装置的高电位和低电位间施加固定电压,在通过上述电压源对上述半导体装置的栅极持续施加上述AC电压的状态下,通过上述恒定电压源对上述半导体装置施加上述固定电压,根据上述AC电压的施加时间测定在上述半导体装置的高电位侧和低电位侧之间流通的电流的变化,并基于该测定值获取上述半导体装置的导通时的上述阈值电压的波动。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,将上述固定电压设为小于上述最大电压与上述阈值电压之差。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,基于将上述测定值与上述半导体装置的阈值电压以上的电压的施加时间相对于上述AC电压的施加时间的比率的倒数相乘而得到的值,获取上述半导体装置的导通时的上述阈值电压的波动。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,在对上述半导体装置的栅极施加上述AC电压前,基于上述半导体装置的在从高电位侧向低电位侧的方向上流通的电流和施加于上述半导体装置的栅极的电压,确定上述半导体的载流子迁移率和上述氧化膜的电容。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,上述半导体装置通过使用硅作为半导体材料而构成。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,上述半导体装置通过使用碳化硅作为半导体材料而构成。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,上述半导体装置通过使用锗作为半导体材料而构成。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,上述半导体装置通过使用硅锗作为半导体材料而构成。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,上述半导体装置通过使用砷化镓作为半导体材料而构成。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,上述半导体装置通过使用氮化镓作为半导体材料而构成。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,上述半导体装置通过使用金刚石作为半导体材料而构成。
此外,本发明的半导体装置的评价装置,其特征在于,在上述发明中,还具备:存储部,存储预定信息,通过执行预先存储在上述存储部的程序来自动测定上述半导体装置的导通时的所述阈值电压的波动。
技术效果
根据本发明的半导体装置的评价方法及半导体装置的评价装置,能够对半导体装置的栅极施加应力电压,并在施加AC电压的同时对阈值电压的波动程度进行评价。因此,即使对栅极施加AC电压,也能够在完全不产生阈值电压的缓和的状态下,测定在半导体装置的高电位侧和低电位侧之间施加的电压的波动量,并能够基于该测定值正确测定导通时的阈值电压。由此,能够正确地对阈值电压的随时间波动的程度进行评价,因此,具有能够抑制流通于半导体装置的电流不平衡和/或电流效率下降的效果。
附图说明
图1是示意性地示出实施方式的半导体装置的评价装置的电路图。
图2是示出AC电压源2对MOSFET1的栅极施加的电压的随时间的波动的特性图。
图3是示出作为实施方式所涉及的半导体装置的评价装置的被测定物的MOSFET的结构的一例的剖视图。
图4是示出实施方式的半导体装置的评价方法的概要的流程图。
图5是示出通过实施方式的半导体装置的评价方法测定的源极-漏极间电流Isd-栅极电压Vg特性的特性图。
图6是示出通过实施方式的半导体装置的评价方法测定的源极-漏极间电流Isd的随时间的波动的特性图。
图7是示出利用实施方式的半导体装置的评价方法测定的阈值电压Vth的随时间的波动的特性图。
图8是示出作为实施方式所涉及的半导体装置的评价装置的被测定物的双扩散型的纵向型MOSFET的结构的一例的剖视图。
图9是示出作为实施方式所涉及的半导体装置的评价装置的被测定物的沟槽型的纵向型MOSFET的结构的一例的剖视图。
图10是示意性地示出现有技术的半导体装置的评价装置的电路图。
图11是示出现有技术的恒定电压源12对MOSFET1的栅极施加的电压的特性图。
符号说明
1:MOSFET
2:AC电压源
3:恒定电压源
11:n型半导体衬底
12:p型外延层
13:n+型源极区
14:n+型漏极区
15:p+型基体接触区
16、85、96:栅极绝缘膜
17、86、97:栅极电极
18、87、98:源极电极
19、88、99:漏极电极
20:基体电极
81、91:n+型半导体衬底
82、92:n-型外延层
83、93:p+型区
84、94:n+型区
95:沟槽
Cox:栅极绝缘膜电容
Isd:源极-漏极间电流
Vg:应力电压
Vsd:源极-漏极间电压
Vth:阈值电压
具体实施方式
以下参照附图对本发明的半导体装置的评价方法及半导体装置的评价装置的优选实施方式进行详细说明。在本说明书和附图中,在前缀有n或p的层和区域中,分别表示电子或空穴为多数载流子。另外,标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明,在以下的实施方式的说明以及附图中,对同样的结构标记相同的符号,并省略重复的说明。
(实施方式)
对实施方式的半导体装置的评价装置进行说明。图1是示意性地示出实施方式的半导体装置的评价装置的电路图。图1所示的实施方式的半导体装置的评价装置为测定MOSFET1的阈值电压Vth的波动量并对MOSFET1的可靠性进行评价的评价装置的一例,具备:作为被测定物的例如n沟道型的MOSFET1、对MOSFET1施加电应力的AC电压源2和恒定电压源3。MOSFET1的漏极与恒定电压源3连接,MOSFET1的源极和基体接地。MOSFET1的栅极与AC电压源2的正极连接。AC电压源2的负极接地。
AC电压源2具有MOSFET1的阈值电压Vth以上的电动势,通常对MOSFET1的栅极持续施加以下所示的图2那样的电压随着时间周期性变化且最大电压为MOSFET1的阈值电压Vth以上的AC电压(以下,称为应力电压)Vg
图2是示出AC电压源2对MOSFET1的栅极施加的电压的随时间的波动的特性图。AC电压源2将具有在固定的导通(ON)时间为阈值电压Vth以上的导通电压(Von)、在固定的关断(OFF)时间为阈值电压Vth以下的关断电压(Voff)的矩形的电压周期性地施加于MOSFET1的栅极,使MOSFET1周期性地导通、关断。此外,图2是施加矩形的电压的例子,但不限于矩形。例如,AC电压源2也可以是最大值为阈值电压Vth以上,最小值为阈值电压Vth以下的正弦波。
恒定电压源3通常在MOSFET1的源极-漏极间施加恒定电压应力(源极-漏极间电压)Vsd。由此,在通过AC电压源2对MOSFET1的栅极施加导通电压时,由于导通电压为阈值电压Vth以上,所以MOSFET1变为导通,成为MOSFET1的源极-漏极间电流Isd流通的状态。在通过AC电压源2对MOSFET1的栅极施加关断电压时,由于关断电压小于阈值电压Vth,所以MOSFET1变为关断,成为MOSFET1的源极-漏极间电流Isd不流通的状态。
此外,恒定电压源3作为电流测量仪器而发挥功能,并在对MOSFET1施加了固定的源极-漏极间电压Vsd时,持续测定并监视(monitor)流通于MOSFET1的源极-漏极间电流Isd。即,恒定电压源3在将MOSFET1的源极-漏极间电压Vsd维持固定的状态下,测定流通于MOSFET1的源极-漏极间电流Isd的随时间的波动。作为恒定电压源3也可以使用例如在向被测定物提供电流或电压的同时,测定施加于被测定物的电压或流通于被测定物的电流的所谓的电源测量单元(SMU:Source Measurement Unit)。
这里,如果将AC电压源2的导通时间和关断时间以μ秒为单位,则附属于半导体装置评价装置的电源测量单元(以下,称为SMU)无法跟随源极-漏极间电流Isd的根据导通电压和关断电压的变化而产生的变化。例如,利用SMU测量的源极-漏极间电流Isd成为SMU可跟随的1m秒时间的平均电流。例如,在导通时间和关断时间的比率分别为50%的情况下,与施加恒定电压时相比,源极-漏极间电流Isd成为50%的量。因此,通过将导通时间相对于电压施加时间的比率的倒数(1/(导通时间/(导通时间+关断时间)))与源极-漏极间电流Isd相乘,能够求出仅持续施加导通电压时的源极-漏极间电流Ion sd
例如,在导通时间和关断时间的比率分别为50%的情况下,将导通时间的比率的倒数(1/(0.5/(0.5+0.5)))=2与源极-漏极间电流Isd相乘,由此能够求出仅持续施加导通电压时的源极-漏极间电流Ion sd
此外,MOSFET1的阈值电压Vth的波动量ΔVth通过对由恒定电压源3测定,并被变换为仅持续施加导通电压的情况下的MOSFET1的源极-漏极间电流Ion sd的波动量进行变换而得到。具体地,MOSFET1的阈值电压Vth的波动量ΔVth以如下方式计算。在MOSFET1的源极-漏极间电压Vsd远小于从通过AC电压源2提供的应力电压Vg的导通电压中减去MOSFET1的阈值电压Vth而得到的值的边界条件(Vsd<<Vg的导通电压-Vth)下,MOSFET1的源极-漏极间电流Isd可利用下述(1)式表示。
【算式1】
此外,将上述(1)式变换为以MOSFET1的阈值电压Vth为解的式子。基于该式,得到将从对MOSFET1施加源极-漏极间电压Vsd的时刻(t=0)起到预定时间t为止的MOSFET1的源极-漏极间电流Isd的波动量变换为MOSFET1的阈值电压Vth的波动量ΔVth的下述(2)式。L为沟道长度(源极-漏极间的最短距离),Z为沟道宽度(垂直于沟道长度的方向上的沟道部的宽度),μn为载流子迁移率,Cox为栅极绝缘膜(氧化膜)电容。
【算式2】
上述(2)式的Z/L×μn×Cox为在将源极-漏极间电流Isd的波动量向阈值电压Vth的波动量ΔVth变换时所需的系数(以下,称为变换系数)。MOSFET1的源极-漏极间电流Isd与施加于MOSFET1的栅极的应力电压Vg大致呈比例关系(以下,称为Isd-Vg特性),上述(2)式的变换系数(=Z/L×μn×Cox)与Isd-Vg特性的斜率一致。
因此,通过在对MOSFET1施加恒定电压应力(由恒定电压源3施加的源极-漏极间电压Vsd)之前预先测定Isd-Vg特性,并将仅持续施加导通电压时的源极-漏极间电流Ion sd代入到上述(2)式中的Isd,能够估算MOSFET1的阈值电压Vth的波动量ΔVth
如上所述,通过将恒定电压源3所测定的源极-漏极间电流Isd的波动量变换为仅持续施加导通电压时的源极-漏极间电流Ion sd,并将变换得到的源极-漏极间电流Ion sd代入到上述(2)式的Isd,从而能够估算MOSFET1的阈值电压Vth的波动量ΔVth
接下来,对通过实施方式的半导体装置的评价装置对阈值电压Vth的波动程度进行评价的MOSFET1的结构的一例进行说明。图3是示出作为实施方式所涉及的半导体装置的评价装置的被测定物的MOSFET的结构的一例的剖视图。图3中示出横向型MOSFET作为图1的MOSFET1的结构的一例。
在图1所示的MOSFET1中,在n型半导体衬底11上设置有成为p型基体区的p型外延层12。在p型外延层12的相对于n型半导体衬底11侧相反的一侧的表面层分别选择性地设置有n+型源极区13、n+型漏极区14和p+型基体接触区15。
在p型外延层12的被n+型源极区13和n+型漏极区14所夹的部分的表面隔着栅极绝缘膜16设置有栅极电极17。源极电极18与n+型源极区13接触。漏极电极19与n+型漏极区14接触。基体电极20与p+型基体接触区15接触。源极电极18和基体电极20接地。
虽然没有特别限定,但是例如MOSFET1的各部分的尺寸和杂质浓度取下述值。n型半导体衬底11的电阻率和厚度分别为0.02Ωcm和350μm。p型外延层12的杂质浓度和厚度分别为5×1015/cm3和5μm。n+型源极区13的杂质浓度和厚度分别为2×1020/cm3和0.3μm。n+型漏极区14的杂质浓度和厚度分别为2×1020/cm3和0.3μm。p+型基体接触区15的杂质浓度和厚度分别为2×1020/cm3和0.3μm。栅极绝缘膜16由氧化膜(SiO2)构成,其厚度为50nm。
下面,以对在举例的上述各条件下制作的MOSFET1的阈值电压Vth的波动程度进行评价的情况为例,对实施方式的半导体装置的评价方法进行说明。图4是示出实施方式的半导体装置的评价方法的概要的流程图。
首先,在将MOSFET1的源极和基体接地,并将源极-漏极间电压Vsd设置为0.1V的固定电压的状态下,使MOSFET1的栅极电压在从0V到15V的范围内扫描(变化)而测定MOSFET1的源极-漏极间电流Isd,从而获取MOSFET1的Isd-Vg特性(步骤S1)。
在步骤S1中,将施加于MOSFET1的栅极电压Vg的最大值设定为MOSFET1的阈值电压Vth(=4V)以上且AC电压源2的导通电压(=15V)以下时的Isd-Vg特性示于图5。图5是示出通过实施方式的半导体装置的评价方法测定的源极-漏极间电流Isd-栅极电压Vg特性的特性图。
接下来,基于在步骤S1中获取的MOSFET1的Isd-Vg特性,确定MOSFET1的载流子迁移率μn和栅极绝缘膜电容Cox(步骤S2)。具体地,根据Isd-Vg特性呈比例关系(线性)的栅极电压Vg以上的Isd-Vg特性,确定作为被测定物的MOSFET1的Isd-Vg特性的斜率(=Z/L×μn×Cox)。
图5所示的Isd-Vg特性中,在栅极电压Vg=8V以上的情况,Isd-Vg特性大致呈比例关系,因此根据Isd-Vg特性的栅极电压Vg=8V以上的部分,来确定MOSFET1的载流子迁移率μn和栅极绝缘膜电容Cox,即上述(2)式的变换系数(=Z/L×μn×Cox=5.6×10-8A/V)。
接下来,在将MOSFET1的源极和基体接地,并通过AC电压源2对MOSFET1的栅极施加导通电压15V,导通时间10μs,关断电压0V,关断时间10μs的矩形的应力电压Vg的状态下,通过恒定电压源3在MOSFET1的源极-漏极间施加例如0.1V的固定电压(源极-漏极间电压Vsd)。并且,测定流通于MOSFET1的源极-漏极间的源极-漏极间电流Isd的波动量(步骤S3)。
将在步骤S3中测定的源极-漏极间电流Isd相对于应力电压Vg的施加时间(偏置时间)的随时间的波动示于图6。图6是示出通过实施方式的半导体装置的评价方法测定的源极-漏极间电流Isd的随时间的波动的特性图。如图6所示,可知源极-漏极间电流Isd随着应力电压Vg的施加时间的增加而波动。
接下来,通过将导通时间相对于电压施加时间的比率的倒数(1/(导通时间/(导通时间+关断时间)))与在步骤S3中测定的源极-漏极间电流Isd的波动量相乘,能够估计仅持续施加导通电压时的源极-漏极间电流Ion sd的波动量(步骤S4)。
在本次的条件下,通过将1/(10μs/(10μs+10μs))=2与在步骤S3中测定的源极-漏极间电流Isd的波动量相乘,能够估计仅持续施加导通电压时的源极-漏极间电流Ion sd的波动量。
接下来,基于在步骤S2中确定的变换系数(=Z/L×μn×Cox=5.6×10-8A/V)和上述(2)式,将在步骤S4中估计的源极-漏极间电流Ion sd的波动量变换为阈值电压Vth的波动量ΔVth(步骤S5),由此完成MOSFET1的可靠性的评价。
然后,基于在步骤S5中获取的阈值电压Vth的波动量ΔVth,对MOSFET1和/或MOSFET1周围的电路部进行用于抑制MOSFET1的导通时的阈值电压的波动的对策即可。作为该对策的一例,增加氧化膜形成后的后氧化退火(Post Oxidation Anneal,POA)处理时的H2浓度或延长退火时间,从而抑制波动。
这里,作为一例,在源极-漏极间电流Isd从3.3868×10-7A波动为3.3679×10-7A时的阈值电压Vth的波动量ΔVth为0.0674V。上述的实施方式的半导体装置的评价方法利用例如图1所示的实施方式的半导体装置的评价装置来进行。
接下来,对利用实施方式的半导体装置的评价方法测定的MOSFET1的阈值电压Vth的随时间的波动进行说明。图7是示出利用实施方式的半导体装置的评价方法测定的阈值电压Vth的随时间的波动的特性图。图7中示出利用实施方式的半导体装置的评价方法测定的MOSFET1的阈值电压Vth的随时间的波动(以下,称为本发明的评价方法)。此外,图7中,作为比较示出利用例如上述非专利文献1的方法测定的MOSFET1的阈值电压Vth的随时间的波动(以下,称为现有的评价方法)。
根据图7所示的结果,确认了通过本发明的评价方法测定的阈值电压Vth的测定值比通过现有的评价方法测定的阈值电压Vth的测定值大。其理由如下,因为在现有的评价方法中是在停止对MOSFET1施加栅极电压后测定MOSFET1的阈值电压Vth,因此,在从对MOSFET1施加栅极电压到测定阈值电压Vth为止的期间内阈值电压Vth的波动被缓和,成为低估了阈值电压Vth的值的状态。
另一方面,在本发明的评价方法中,经常对MOSFET1的栅极持续施加应力电压Vg,因此,能够不使阈值电压Vth缓和,而正确测定阈值电压Vth的波动。
应予说明,在以上的实施方式中,一直对图3所示的横向型MOSFET进行了叙述,但本发明的半导体装置的评价方法也可应用于图8所示的双扩散型的纵向型MOSFET(DMOSFET:Double-diffused MOSFET)和图9所示的沟槽型的纵向型MOSFET。
图8是示出作为实施方式所涉及的半导体装置的评价装置的被测定物的双扩散型的纵向型MOSFET的结构的一例的剖视图。在图8所示的双扩散型的纵向型MOSFET中,在成为n+型漏极区的n+型半导体衬底81的正面上设置有成为n-型漂移区的n-型外延层82。在n-型外延层82的相对于n+型半导体衬底81侧相反的一侧的表面层彼此分离地选择性地设置有成为p+型基区的两个p+型区83。
在两个p+型区83的相对于n+型半导体衬底81侧相反的一侧的表面层分别选择性地设置有成为n+型源极区的n+型区84。在n-型外延层82的被两个p+型区83所夹的部分的表面隔着栅极绝缘膜85设置有栅极电极86。源极电极87与p+型区83和n+型区84接触。漏极电极88设置在n+型半导体衬底81的背面。
虽然没有特性限定,但是例如双扩散型的纵向型MOSFET的各部分的尺寸和杂质浓度取下述值。n+型半导体衬底81的电阻率和厚度分别为0.02Ωcm和350μm。n-型外延层82的杂质浓度和厚度分别为5×1016/cm3和10μm。p+型区83的杂质浓度和厚度分别为2×1017/cm3和0.5μm。n+型区84的杂质浓度和厚度分别为2×1020/cm3和0.3μm。栅极绝缘膜85由氧化膜(SiO2)构成,其厚度为50nm。
图9是示出作为实施方式所涉及的半导体装置的评价装置的被测定物的沟槽型的纵向型MOSFET的结构的一例的剖视图。在图9所示的沟槽型的纵向型MOSFET中,在成为n+型漏极区的n+型半导体衬底91的正面上设置有成为n-型漂移区的n-型外延层92。在n-型外延层92的相对于n+型半导体衬底91侧相反的一侧的表面层选择性地设置有成为p+型基区的p+型区93。在p+型区93的相对于n+型半导体衬底91侧相反的一侧的表面层选择性地设置有成为n+型源极区的n+型区94。在n+型半导体衬底91的设置有n-型外延层92的一侧形成有沟槽结构。
沟槽95从n-型外延层92的相对于n+型半导体衬底91侧相反的一侧的表面贯通n+型区94和p+型区93而到达n-型外延层92。沿着沟槽95的内壁,在沟槽95的底部和侧壁形成有栅极绝缘膜96,并在沟槽95内的栅极绝缘膜96的内侧形成有栅极电极97。源极电极98与p+型区93和n+型区94接触。漏极电极99设置在n+型半导体衬底91的背面。
虽然没有特别限定,但是例如沟槽型的纵向型MOSFET的各部分的尺寸和杂质浓度取下述值。n+型半导体衬底91的电阻率和厚度分别为0.02Ωcm和350μm。n-型外延层92的杂质浓度和厚度分别为5×1016/cm3和10μm。p+型区93的杂质浓度和厚度分别为2×1017/cm3和0.5μm。n+型区94的杂质浓度和厚度分别为2×1020/cm3和0.3μm。栅极绝缘膜96由氧化膜(SiO2)构成,其厚度为50nm。
应予说明,本发明的半导体装置的评价方法可以通过将预先准备好的程序在个人计算机或工作站等计算机上执行来自动进行各步骤的处理。该程序可存储在固态驱动器(SSD:Solid State Drive)、硬盘、软盘、CD-ROM、MO(Magnet-Optical)、DVD等可利用计算机读取的存储介质中,并通过被计算机从存储介质中读出来执行。此外,该程序也可以存储在可经由因特网等网络进行分发的传输介质。
如以上所说明的,根据实施方式,在对MOSFET的栅极持续施加AC电压的状态下,将导通时间相对于电压施加时间的比率的倒数与对MOSFET的漏极施加恒定电压应力而测定的源极-漏极间电流的波动量相乘,由此能够估计仅持续施加导通电压时的源极-漏极间电流的波动量。基于该估计的源极-漏极间电流的波动量计算阈值电压的波动量,由此能够计算出仅持续施加导通电压时的源极-漏极间电流。
因此,即使对栅极施加AC电压,也能够在完全不产生阈值电压的缓和的状态下测定MOSFET的源极-漏极间电压的波动量,并能够基于该测定值对阈值电压的随时间的波动程度进行正确评价而不会低估阈值电压的随时间的波动程度。由此,能够抑制流通于半导体装置的电流不平衡(无法取得电流平衡)和/或电流效率下降。
以上内容中,本发明不限于上述的实施方式,在不脱离本发明的主旨的范围内可进行各种变更。例如,在上述的实施方式中,以使用具有向被测定物提供AC电流的功能、和测定施加于被测定物的电流的功能的恒定电压源的情况为例进行了说明,但是,并不限于此,作为恒定电压源也可以新设置仅对被测定物施加固定电压,并测定施加于被测定物的电流的电流测定器。
此外,在上述的实施方式中,基于源极-漏极间电流的波动量来计算阈值电压的波动量,但是并不限于此,例如,也可以使用电源测量单元,在使MOSFET的源极-漏极间电流维持固定的状态下测定源极-漏极间电压,并基于源极-漏极间电压的波动量来计算阈值电压的波动量。
此外,本发明可应用于使用硅(Si)、碳化硅(SiC)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、氮化镓(GaN)、或金刚石(C)作为半导体材料的半导体装置。此外,在上述的实施方式中,以MOSFET作为被测定物为例进行了说明,但是并不限于上述的实施方式,也可以将具备MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构的各种结构的半导体装置作为被测定物。此外,即使将作为被测定物的半导体装置的各区的导电型进行反转本发明也同样成立。
产业上的可利用性
如上所述,本发明的半导体装置的评价方法及半导体装置的评价装置对半导体装置的特性评价有用,特别适用于评价由施加栅极电压引起的导通时的阈值电压的波动程度。

Claims (18)

1.一种半导体装置的评价方法,其特征在于,所述评价方法为具有由金属-氧化膜-半导体构成的绝缘栅结构的半导体装置的评价方法,包括:
获取工序,在对所述半导体装置的栅极持续施加最大电压为所述半导体装置的阈值电压以上的AC电压的状态下,获取所述半导体装置的导通时的所述阈值电压的波动,
所述获取工序包括:
第一工序,在对所述半导体装置的栅极持续施加所述AC电压的状态下,在所述半导体装置的高电位和低电位间施加固定电压;
第二工序,根据所述AC电压的施加时间测定从所述半导体装置的高电位侧流向低电位侧的电流的变化;
第三工序,基于所述第二工序的测定值,获取所述半导体装置的导通时的所述阈值电压的波动。
2.根据权利要求1所述的半导体装置的评价方法,其特征在于,所述AC电压的最小电压小于所述半导体装置的阈值电压。
3.根据权利要求1或2所述的半导体装置的评价方法,其特征在于,在所述第一工序中设定小于所述最大电压与所述阈值电压之差的所述固定电压。
4.根据权利要求1或2所述的半导体装置的评价方法,其特征在于,在所述第三工序中,基于将所述第二工序的测定值与所述半导体装置的阈值电压以上的电压的施加时间相对于所述AC电压的施加时间的比率的倒数相乘而得到的值,获取所述半导体装置的导通时的所述阈值电压的波动。
5.根据权利要求1所述的半导体装置的评价方法,其特征在于,在所述获取工序前,基于所述半导体装置的在从高电位侧向低电位侧的方向上流通的电流和施加于所述半导体装置的栅极的电压,确定所述半导体的载流子迁移率和所述氧化膜的电容。
6.一种半导体装置的评价装置,其特征在于,所述评价装置为具有由金属-氧化膜-半导体构成的绝缘栅结构的半导体装置的评价装置,具备:
电压源,其与所述半导体装置的栅极连接,并对所述半导体装置的栅极施加最大电压为所述半导体装置的阈值电压以上的AC电压,
在通过所述电压源对所述半导体装置的栅极持续施加所述AC电压的状态下,获取所述半导体装置的导通时的所述阈值电压的波动,
所述评价装置还具备:恒定电压源,其与所述半导体装置的高电位侧连接,并在所述半导体装置的高电位和低电位间施加固定电压,
在通过所述电压源对所述半导体装置的栅极持续施加所述AC电压的状态下,通过所述恒定电压源对所述半导体装置施加所述固定电压,
根据所述AC电压的施加时间测定在所述半导体装置的高电位侧和低电位侧之间流通的电流的变化,并基于该测定值获取所述半导体装置的导通时的所述阈值电压的波动。
7.根据权利要求6所述的半导体装置的评价装置,其特征在于,所述AC电压的最小电压小于所述半导体装置的阈值电压。
8.根据权利要求6或7所述的半导体装置的评价装置,其特征在于,将所述固定电压设为小于所述最大电压与所述阈值电压之差。
9.根据权利要求6或7所述的半导体装置的评价装置,其特征在于,基于将所述测定值与所述半导体装置的阈值电压以上的电压的施加时间相对于所述AC电压的施加时间的比率的倒数相乘而得到的值,获取所述半导体装置的导通时的所述阈值电压的波动。
10.根据权利要求6所述的半导体装置的评价装置,其特征在于,在对所述半导体装置的栅极施加所述AC电压前,基于所述半导体装置的在从高电位侧向低电位侧的方向上流通的电流和施加于所述半导体装置的栅极的电压,确定所述半导体的载流子迁移率和所述氧化膜的电容。
11.根据权利要求6所述的半导体装置的评价装置,其特征在于,所述半导体装置通过使用硅作为半导体材料而构成。
12.根据权利要求6所述的半导体装置的评价装置,其特征在于,所述半导体装置通过使用碳化硅作为半导体材料而构成。
13.根据权利要求6所述的半导体装置的评价装置,其特征在于,所述半导体装置通过使用锗作为半导体材料而构成。
14.根据权利要求6所述的半导体装置的评价装置,其特征在于,所述半导体装置通过使用硅锗作为半导体材料而构成。
15.根据权利要求6所述的半导体装置的评价装置,其特征在于,所述半导体装置通过使用砷化镓作为半导体材料而构成。
16.根据权利要求6所述的半导体装置的评价装置,其特征在于,所述半导体装置通过使用氮化镓作为半导体材料而构成。
17.根据权利要求6所述的半导体装置的评价装置,其特征在于,所述半导体装置通过使用金刚石作为半导体材料而构成。
18.根据权利要求6所述的半导体装置的评价装置,其特征在于,还具备:存储部,存储预定信息,
通过执行预先存储在所述存储部的程序来自动测定所述半导体装置的导通时的所述阈值电压的波动。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6783992B2 (ja) * 2017-09-29 2020-11-11 豊田合成株式会社 半導体装置
JP7192338B2 (ja) * 2018-09-14 2022-12-20 富士電機株式会社 炭化珪素半導体装置の選別方法
JP7215240B2 (ja) * 2019-03-07 2023-01-31 富士電機株式会社 半導体装置の試験方法
US20220278205A1 (en) * 2019-08-01 2022-09-01 Hitachi Energy Switzerland Ag Silicon Carbide Transistor Device
CN112666440A (zh) * 2020-12-15 2021-04-16 中国科学院上海微系统与信息技术研究所 阈值电压的测量方法以及晶圆测试机台
WO2024098237A1 (en) * 2022-11-08 2024-05-16 Innoscience (suzhou) Semiconductor Co., Ltd. System, method and non-transitory computer readable medium for dynamically assessing degradation of semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101964362A (zh) * 2009-07-21 2011-02-02 罗姆股份有限公司 半导体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3060835B2 (ja) 1994-06-17 2000-07-10 住友金属工業株式会社 劣化評価用半導体装置
JP5528366B2 (ja) * 2011-01-24 2014-06-25 ルネサスエレクトロニクス株式会社 半導体素子評価装置および半導体素子評価方法
US9678140B2 (en) 2013-09-10 2017-06-13 Texas Instruments Incorporated Ultra fast transistor threshold voltage extraction
JP2015109422A (ja) * 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置の評価方法
JP6292667B2 (ja) 2014-03-17 2018-03-14 富士電機株式会社 半導体装置の評価方法および半導体装置の評価装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101964362A (zh) * 2009-07-21 2011-02-02 罗姆股份有限公司 半导体装置

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