DE102012205879A1 - Siliciumcarbid-Halbleitervorrichtung - Google Patents

Siliciumcarbid-Halbleitervorrichtung Download PDF

Info

Publication number
DE102012205879A1
DE102012205879A1 DE102012205879A DE102012205879A DE102012205879A1 DE 102012205879 A1 DE102012205879 A1 DE 102012205879A1 DE 102012205879 A DE102012205879 A DE 102012205879A DE 102012205879 A DE102012205879 A DE 102012205879A DE 102012205879 A1 DE102012205879 A1 DE 102012205879A1
Authority
DE
Germany
Prior art keywords
trench
silicon carbide
carbide semiconductor
layer
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102012205879A
Other languages
English (en)
Other versions
DE102012205879B4 (de
Inventor
Hiroki Watanabe
Shinichiro Miyahara
Masahiro Sugimoto
Hidefumi Takaya
Yukihiko Watanabe
Narumasa Soejima
Tsuyoshi Ishikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp filed Critical Denso Corp
Publication of DE102012205879A1 publication Critical patent/DE102012205879A1/de
Application granted granted Critical
Publication of DE102012205879B4 publication Critical patent/DE102012205879B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Eine SiC-Halbleitervorrichtung weist auf: ein SiC-Substrat (1, 2) mit einer Schicht (1) ersten oder zweiten Leitfähigkeitstyps und einer Driftschicht (2) ersten Leitfähigkeitstyps und einer Hauptoberfläche mit einer Offset-Richtung; einen Graben (6), der auf der Driftschicht angeordnet ist und eine Längsrichtung aufweist; und eine Gate-Elektrode (9), die über einen Gate-Isolierfilm (8) in dem Graben angeordnet ist. Eine Seitenwand des Grabens bildet eine Kanalbildungsoberfläche. Die vertikale Halbleitervorrichtung führt einen Strom entlang der Kanalbildungsoberfläche des Grabens in Übereinstimmung mit einer Gate-Spannung, die an die Gate-Elektrode gelegt wird. Die Offset-Richtung des SiC-Substrats verläuft senkrecht zur Längsrichtung des Grabens.

Description

  • Die vorliegende Erfindung betrifft eine Siliciumcarbid-Halbleitervorrichtung mit einem Trench-Gate-MOSFET.
  • Bei einer SiC-(Siliciumcarbid)-Halbleitervorrichtung ist es dann, wenn ein hoher Strom fließen soll, wirksam, die Kanaldichte zu erhöhen. Unter diesem Gesichtspunkt wird ein Trench-Gate-MOSFET für einen Silicium-Transistor verwendet. Die SiC-Halbleitervorrichtung kann eine Trench-Gate-Struktur aufweisen. Aus diesem Grunde schlagen die JP 2008-177538 A , die JP 2008-294210 A und die JP 2009-289987 A einen vertikalen MOSFET mit einer Trench-Gate-Struktur aus SiC vor.
  • Wenn der vertikale MOSFET mit der Trench-Gate-Struktur gefertigt wird, können jedoch eine Konkavität und eine Konvexität auf einer Seitenwand und/oder einem Boden eines Grabens gebildet werden. Folglich kann ein Gate-Isolierfilm, der auf der Seitenwand und dem Boden des Grabens angeordnet ist, eine niedrige Isolationsspannungsfestigkeit und eine niedrige Lebensdauer aufweisen. Da die elektrische Durchbruchfeldstärke der SiC-Halbleitervorrichtung zehn Mal höher als diejenige der Silicium-Halbleitervorrichtung ist, wird die SiC-Halbleitervorrichtung unter einer Bedingung verwendet, dass eine Spannung, die nahezu zehnmal höher als diejenige der Silicium-Halbleitervorrichtung ist, an die SiC-Halbleitervorrichtung gelegt wird. Folglich wird ein elektrisches Feld, das eine zehnmal höhere Intensität als der Gate-Isolierfilm der Silicium-Halbleitervorrichtung aufweist, an den Gate-Isolierfilm der SiC-Halbleitervorrichtung gelegt. Dementsprechend gewinnen die Isolationsspannungsfestigkeit und die Lebensdauer des Gate-Isolierfilms an Bedeutung.
  • Es ist Aufgabe der vorliegenden Erfindung, eine SiC-Halbleitervorrichtung bereitzustellen, die einen Gate-Isolierfilm auf einer Seitenwand und einem Boden eines Grabens aufweist. Eine Konkavität und eine Konvexität auf der Seitenwand und dem Boden des Grabens werden beschränkt, so dass eine Isolationsspannungsfestigkeit und eine Lebensdauer des Gate-Isolierfilms verbessert werden.
  • Eine Siliciumcarbid-Halbleitervorrichtung mit einem vertikalen Halbleiterelement mit einer Trench-Gate-Struktur weist auf: ein Siliciumcarbid-Halbleitersubstrat mit einer Schicht ersten oder zweiten Leitfähigkeitstyps und einer Driftschicht auf der Schicht ersten oder zweiten Leitfähigkeitstyps, wobei die Driftschicht den ersten Leitfähigkeitstyp aufweist und das Siliciumcarbid-Halbleitersubstrat eine Hauptoberfläche mit einer Offset-Richtung aufweist; einen Graben, der auf einer Oberfläche der Driftschicht angeordnet ist und eine Längsrichtung aufweist; und eine Gate-Elektrode, die über einen Gate-Isolierfilm in dem Graben angeordnet ist. Eine Seitenwand des Grabens bildet eine Kanalbildungsoberfläche. Die vertikale Halbleitervorrichtung ist dazu ausgelegt, einen Strom in Übereinstimmung mit einer Gate-Spannung, die an die Gate-Elektrode gelegt wird, entlang der Kanalbildungsoberfläche des Grabens fließen zu lassen. Die Offset-Richtung des Siliciumcarbid-Halbleitersubstrats verläuft senkrecht zur Längsrichtung des Grabens.
  • Bei der Vorrichtung werden eine Konkavität und eine Konvexität auf einer Seitenwand und einem Boden des Grabens beschränkt, so dass eine Isolationsspannungsfestigkeit und eine Lebensdauer des Gate-Isolierfilms verbessert werden.
  • Die obigen und weitere Aufgaben, Eigenschaften und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung, die unter Bezugnahme auf die beigefügten Zeichnungen gemacht wurde, näher ersichtlich sein. In den Zeichnungen zeigt/zeigen:
  • 1 eine Abbildung zur Veranschaulichung eines MOSFET mit einer Trench-Gate-Struktur gemäß einer ersten Ausführungsform;
  • 2A eine Abbildung zur Veranschaulichung einer Querschnittsansicht des MOSFET entlang einer Linie IIA-IIA in der 1, 2B eine Abbildung zur Veranschaulichung einer Querschnittsansicht des MOSFET entlang einer Linie IIB-IIB in der 1, 2C eine Abbildung zur Veranschaulichung einer Querschnittsansicht des MOSFET entlang einer Linie IIC-IIC in der 1, und 2D eine Abbildung zur Veranschaulichung einer Querschnittsansicht des MOSFET entlang einer Linie IID-IID in der 1;
  • 3A eine Abbildung zur Veranschaulichung eines Layouts einer oberen Oberfläche eines SiC-Halbleitersubstrats, wenn ein Graben gebildet wird, und 3B eine Abbildung zur Veranschaulichung einer Querschnittsansicht des Substrats entlang einer Linie IIIB-IIIB in der 3A;
  • 4A bis 4F Abbildungen zur Veranschaulichung eines Fertigungsverfahrens des in der 1 gezeigten MOSFET, wobei die 4A, 4C und 4E Querschnittsansichten des MOSFET entlang einer Linie IIB-IIB in der 1 entsprechen und die 4B, 4D und 4F Querschnittsansichten des MOSFET entlang einer Linie IID-IID in der 1 entsprechen;
  • 5A bis 5F Abbildungen zur Veranschaulichung des Fertigungsverfahrens des in der 1 gezeigte MOSFET, wobei die 5A, 5C und 5E Querschnittsansichten des MOSFET entlang einer Linie IIB-IIB in der 1 entsprechen und die 5B, 5D und 5F Querschnittsansichten des MOSFET entlang einer Linie IID-IID in der 1 entsprechen;
  • 6A bis 6F Abbildungen zur Veranschaulichung von Perspektivansichten des MOSFET entsprechend den Schritten in den 5A bis 5D;
  • 7 eine Abbildung zur Veranschaulichung eines Layouts einer oberen Oberfläche eines SiC-Halbleitersubstrats, wenn ein Graben gebildet wird;
  • 8A eine Abbildung zur Veranschaulichung eines Layouts einer oberen Oberfläche eines herkömmlichen SiC-Halbleitersubstrats, wenn ein Graben gebildet wird, und 8B eine Abbildung zur Veranschaulichung einer Querschnittsansicht des Substrats entlang einer Linie VIIIB-VIIIB in der 8A; und
  • 9A bis 9F Abbildungen zur Veranschaulichung eines Teils eines Fertigungsverfahrens eines vertikalen MOSFET mit einer Trench-Gate-Struktur gemäß dem Stand der Technik.
  • Die Erfinder der vorliegenden Erfindung haben einen Faktor zum Bilden einer Konkavität und einer Konvexität auf einer Seitenwand und/oder einem Boden eines Grabens in einer SiC-Halbleitervorrichtung untersucht. Das Step-Bunching-Phänomen auf der Oberfläche des Siliciumcarbid-Halbleitersubstrats kann auftreten, so dass die Konkavität und die Konvexität gebildet werden. Dieser Prozess wird nachstehend unter Bezugnahme auf die 8A und 8B beschrieben.
  • 8A zeigt ein Layout einer oberen Oberfläche des Siliciumcarbid-Halbleitersubstrats J1, wenn ein Graben J2 auf der Oberfläche des Substrats J1 gebildet wird. 8B zeigt eine Querschnittsansicht des Substrats J1 entlang einer Linie VIIIB-VIIIB in der 8A.
  • Das Substrat J1 ist ein Offset-Substrat mit einem Offset-Winkel, um das SiC-Kristall durch epitaxiales Wachstum auf der Oberfläche des Substrats J1 zu bilden. Das Substrat J1 weist, wie in 8A gezeigt, eine Offset-Richtung auf. Eine Längsrichtung des Grabens J2 verläuft parallel zur Offset-Richtung.
  • Bei der SiC-Halbleitervorrichtung mit einem vertikalen Trench-Gate-MOSFET werden ein Ionenimplantationsschritt und ein Aktivierungstemperschritt ausgeführt, um Arten von Ionenimplantation zu veranlassen. Ferner werden ein Oxidfilm-Bildungsschritt, ein Photolithographieschritt, ein Maskenbildungsschritt zur Musterung des Oxidfilms und ein Grabenätzschritt unter Verwendung der Oxidfilmmaske ausgeführt, um den Graben zu bilden. Die 9A bis 9F zeigen diese Schritte. Ionen werden, wie in 9A gezeigt, derart in einem Oberflächenabschnitt des Substrats J1 mit einer n–-leitenden Driftschicht J3 implantiert, dass ein p-leitender Basisbereich J4 und ein n+-leitender Source-Bereich J5 gebildet werden. Anschließend wird, wie in 9B gezeigt, ein Aktivierungstemperschritt ausgeführt. Anschließend werden, wie in 9C gezeigt, ein Oxidfilm J6 und ein Photolack J7 auf dem Substrat J1 gebildet. Der Photolack J7 wird, wie in 9D gezeigt, mittels eines Photolithographieverfahrens gemustert. Der Oxidfilm J6 wird, wie in 9E gezeigt, unter Verwendung des Photolacks J7 als Maske geätzt. Der Graben J2 wird, wie in 9F gezeigt, unter Verwendung des Oxidfilms J6 als Maske gebildet.
  • Auf diese Weise wird der Graben J2 gebildet. In diesem Fall wird, wie in 9B gezeigt, in dem Aktivierungstemperschritt vor dem Bilden des Grabens J2 eine Struktur im Atombereich, die vorausgehend auf der Oberfläche des Offset-Substrats, d. h. dem Substrat J1 gebildet wird, durcheinandergebracht und zum Wachsen gebracht. Folglich tritt ein Step-Bunching-Phänomen auf und wird ein Step-Bunching-Abschnitt SB gebildet. Eine Form des Step-Bunching-Abschnitts SB wird auf die Oberfläche des Oxidfilms J6 als eine Maske für einen Grabenätzschritt übertragen. Wenn der Grabenätzschritt ausgeführt wird, wird die Form des Step-Bunching-Abschnitts ebenso auf die Seitenwand und den Boden des Grabens J2 übertragen. Ein Ätzgasmolekül, wie beispielsweise ein Plasmapartikel, wird an dem Boden und der Ecke des Step-Bunching-Abschnitts konzentriert, so dass die Ätzgeschwindigkeit zunimmt. Folglich werden, da der Boden und die Ecke des Step-Bunching-Abschnitts SB übermäßig geätzt werden, die Konkavität und die Konvexität auf der Seitenwand des Grabens J2 gebildet. Ferner werden die Konkavität und die Konvexität auf dem Boden des Grabens J2 gebildet, von der Konvexität und der Konkavität auf der Seitenwand ausgehend.
  • Um den Einfluss des Step-Bunching-Abschnitts SB zu verringern, lehrt die JP 2000-294777 A , einen Kanal in einem planaren MOSFET anzuordnen, um einen Ladungsträger in einer Richtung parallel zur Längsrichtung des Step-Bunching-Abschnitts SB zu bewegen. In diesem Fall werden, obgleich die Kanalbeweglichkeit verbessert wird, die Isolationsspannungsfestigkeit und die Lebensdauer des Gate-Isolierfilms nicht verbessert.
  • Um den Einfluss des Step-Bunching-Abschnitts SB zu verringern, lehrt die JP 2009-65112 A ein Verfahren, gemäß dem ein Kohlenstofffilm mittels eines CVD-Verfahrens auf der gesamten Oberfläche des Substrats gebildet und anschließend ein Aktivierungstemperschritt ausgeführt wird. In diesem Fall wird der Step-Bunching-Abschnitt nicht ausreichend verringert. Ferner nimmt die Anzahl von Fertigungsschritten zu.
  • (Erste Ausführungsform)
  • Nachstehend wird eine SiC-Halbleitervorrichtung gemäß einer ersten Ausführungsform beschrieben, die angesichts der obigen Nachteile geschaffen wurde. Hierbei ist die SiC-Halbleitervorrichtung beispielsweise ein Inversions-MOSFET mit einer Trench-Gate-Struktur.
  • 1 zeigt einen Teil des MOSFET der vorliegenden Ausführungsform. Der in der 1 gezeigte Teil entspricht einer Zelle von Zellen im MOSFET. Obgleich 1 nur eine Zelle in dem MOSFET zeigt, sind mehrere Zellen entlang einer Richtung angeordnet. Die 2A bis 2D zeigen Querschnittsansichten des MOSFET. 2A zeigt eine Querschnittsansicht des MOSFET entlang einer Linie IIA-IIA in der 1 auf einer Ebene parallel zu einer X-Z-Ebene. 2B zeigt eine Querschnittsansicht des MOSFET entlang einer Linie IIB-IIB in der 1 auf einer Ebene parallel zu einer X-Z-Ebene. 2C zeigt eine Querschnittsansicht des MOSFET entlang einer Linie IIC-IIC in der 1 auf einer Ebene parallel zu einer Y-Z-Ebene. 2D zeigt eine Querschnittsansicht des MOSFET entlang einer Linie IID-IID in der 1 auf einer Ebene parallel zu einer Y-Z-Ebene.
  • Der in den 1 bis 2D gezeigte MOSFET weist ein n+-leitendes Substrat 1 aus SiC als Halbleitersubstrat auf. Das Substrat 1 weist eine n-leitende Störstellenkonzentration, wie beispielsweise eine Phosphor-Störstellenkonzentration von beispielsweise 1,0 × 1019/cm3 auf. Die Dicke des Substrats 1 liegt bei ungefähr 300 Mikrometer. Das Substrat 1 weist eine Hauptoberfläche einer Si-Ebene auf. Das Substrat 1 ist ein Offset-Substrat mit einem Offset-Winkel. Die Offset-Richtung ist eine <11-20>-Richtung.
  • Eine n–-leitende Driftschicht 2 ist auf der Oberfläche des Substrats 1 gebildet. Die Driftschicht 2 weist eine n-leitende Störstellenkonzentration, wie beispielsweise eine Phosphor-Störstellenkonzentration von beispielsweise 3,0 bis 7,0 × 1015/cm3, auf. Die Dicke der Driftschicht 2 liegt ungefähr bei 10 bis 15 Mikrometer. Die Driftschicht 2 wird mittels eines Epitaxialwachstumsverfahrens gebildet, so dass eine Kristallstruktur auf der Oberfläche des Substrats 1 auf die Driftschicht 2 übertragen wird. Folglich weist die Oberfläche der Driftschicht 2 ebenso den Offset-Winkel mit einer Offset-Richtung der <11-20>-Richtung auf. Die Störstellenkonzentration der Driftschicht 2 kann entlang einer Tiefenrichtung konstant sein. Alternativ kann die Konzentrationsverteilung der Driftschicht 2 einen Gradienten aufweisen. Eine Konzentration eines Teils der Driftschicht 2 nahe dem Substrat 1 liegt beispielsweise über derjenigen der Driftschicht entfernt vom Substrat 1. Insbesondere liegt eine Störstellenkonzentration eines Teils der Driftschicht 2 von der Oberfläche des Substrats 1 bis zu einer bestimmten Tiefe, wie beispielsweise einer Tiefe von 3 Mikrometer bis zu einer Tiefe von 5 Mikrometer, beispielsweise bei ungefähr 2,0 × 1015/cm3. In diesem Fall nimmt, da der interne Widerstand der Driftschicht 2 verringert wird, der Durchlasswiderstand einen niedrigen Wert an.
  • Ein p-leitender Basisbereich 3 ist in einem Oberflächenabschnitt der Driftschicht 2 gebildet. Ferner sind ein n+-leitender Source-Bereich 4 und eine p+-leitende Kontaktschicht 5 in einem oberen Abschnitt des Basisbereichs 3 gebildet. In der vorliegenden Ausführungsform sind das Substrat 1 und die Driftschicht 2 aus SiC aufgebaut und bilden das Substrat 1 und die Driftschicht 2 ein SiC-Halbleitersubstrat. Ein Fremdion wird in einem Oberflächenabschnitt des Siliciumcarbid-Halbleitersubstrats implantiert. Anschließend wird ein Aktivierungstemperschritt ausgeführt, so dass der Basisbereich 3, der Source-Bereich 4 und die Kontaktschicht 5 als Störstellenschichten gebildet werden.
  • Der Basisbereich 3 weist eine p-leitende Störstellenkonzentration, wie beispielsweise eine Bor-Störstellenkonzentration oder eine Aluminium-Störstellenkonzentration von beispielsweise 5,0 × 1016/cm3 bis 2,0 × 1019/cm3, auf. Die Dicke des Basisbereichs 3 liegt bei ungefähr 2,0 Mikrometer. Der Source-Bereich 4 weist eine n-leitende Störstellenkonzentration (d. h. Oberflächenkonzentration), wie beispielsweise eine Phosphor-Störstellenkonzentration, an einem Oberflächenabschnitt des Source-Bereichs 4 von beispielsweise 1,0 × 1021/cm3, auf. Die Dicke des Source-Bereichs 4 liegt bei ungefähr 0,3 Mikrometer. Die Kontaktschicht 5 weist eine p-leitende Störstellenkonzentration (d. h. Oberflächenkonzentration), wie beispielsweise eine Bor- oder Aluminium-Störstellenkonzentration, an einem Oberflächenabschnitt der Kontaktschicht 5 von beispielsweise 1,0 × 1021/cm3, auf. Die Dicke der Kontaktschicht 5 liegt bei ungefähr 0,3 Mikrometer. Der Source-Bereich 4 ist auf beiden Seiten der Trench-Gate-Struktur angeordnet. Die Kontaktschicht 5 ist über den Source-Bereich 4 auf einer gegenüberliegenden Seite der Trench-Gate-Struktur angeordnet. Der Source-Bereich 4 und die Kontaktschicht 5 erstrecken sich, wie in 1 gezeigt, entlang der Y-Richtung als eine Längsrichtung.
  • Ein Graben 6 ist gebildet, um den Basisbereich 3 und den Source-Bereich 4 zu durchdringen und die Driftschicht 2 zu erreichen. Die Breite des Grabens 6 liegt beispielsweise bei 1,4 bis 2,0 Mikrometer. Die Tiefe des Grabens 6 ist beispielsweise größer oder gleich 2,0 Mikrometer. Die Tiefe des Grabens 6 beträgt beispielsweise 2,4 Mikrometer. Der Basisbereich 3 und der Source-Bereich 4 sind auf den beiden Seiten des Grabens 6 angeordnet, um die Seitenwand des Grabens 6 zu kontaktieren.
  • Ferner ist eine Innenwand des Grabens 6 mit einem Gate-Oxidfilm 8 als Gate-Isolierfilm bedeckt. Eine Gate-Elektrode 9 ist auf der Oberfläche des Gate-Oxidfilms 8 gebildet. Die Gate-Elektrode 9 ist aus dotiertem polykristallinem Silicium aufgebaut. Folglich füllt die Gate-Elektrode 9 den Graben 6. Der Gate-Oxidfilm 8 wird gebildet, indem die Innenwand des Grabens 6 thermisch oxidiert wird. Die Dicke des Gate-Oxidfilms 8 auf der Seitenwand und dem Boden des Grabens 6 liegt bei ungefähr 100 Nanometer.
  • Auf diese Weise ist die Trench-Gate-Struktur gebildet. Die Trench-Gate-Struktur erstreckt sich entlang der Y-Richtung als eine Längsrichtung in der 1. Insbesondere weist der Graben 6 die Längsrichtung von der <1-100>-Richtung auf, die senkrecht zur <11-20>-Richtung verläuft. Die <1-100>-Richtung verläuft parallel zur Y-Richtung in der 1. Wenn die Längsrichtung des Grabens 6 die <1-100>-Richtung ist, weist die Seitenwand des Grabens 6, d. h. eine Kanalbildungsoberfläche, eine (11-20)-Ebene auf. Die Kanalbeweglichkeit auf der (11-20)-Ebene ist hoch, so dass der Durchlasswiderstand verringert wird. Mehrere Trench-Gate-Strukturen sind derart entlang der X-Richtung angeordnet, dass die Strukturen parallel zueinander verlaufen. Folglich bilden die mehreren Trench-Gate-Strukturen ein Streifenmuster. Ferner erstrecken sich der Source-Bereich 4 und die Kontaktschicht 5 ebenso entlang der Längsrichtung der Trench-Gate-Struktur.
  • Ferner ist eine p-leitende tiefe Schicht 10 in einem Teil der Driftschicht 2 unter dem Basisbereich 3 gebildet. Die tiefe Schicht 10 erstreckt sich entlang einer Richtung, welche die Längsrichtung der Trench-Gate-Struktur kreuzt. In der vorliegenden Ausführungsform erstreckt sich die tiefe Schicht 10 entlang einer normalen Richtung eines Kanalbildungsabschnitts auf der Seitenwand des Grabens 6. Insbesondere erstreckt sich die tiefe Schicht 10 entlang der X-Richtung, d. h. einer Richtung senkrecht zur Längsrichtung des Grabens 6. Mehrere liefe Schichten 10 sind entlang der Längsrichtung des Grabens 6 angeordnet. Die tiefe Schicht 10 ist tiefer als der Boden des Grabens 6 ausgebildet. Die Tiefe der tiefen Schicht 10 von der Oberfläche des Basisbereichs 3 liegt beispielsweise in einem Bereich zwischen 2,6 und 3,0 Mikrometer. D. h., die Tiefe der tiefen Schicht 10 vom Boden des Basisbereichs 3 liegt beispielsweise in einem Bereich zwischen 0,6 und 1,0 Mikrometer. Ferner weist die tiefe Schicht 10 eine p-leitende Störstellenkonzentration, wie beispielsweise eine Bor- oder Aluminium-Störstellenkonzentration auf, die unter Berücksichtigung der Spannungsfestigkeit derart in einem Bereich zwischen 1,0 × 1017/cm3 und 1,0 × 1019/cm3 festgelegt wird, dass die tiefe Schicht 10 die Konzentration des elektrischen Feldes in dem Gate-Oxidfilm 8 verringert und vor einem Isolationsdurchbruch schützt. Die tiefe Schicht 10 kontaktiert den Basisbereich 3 derart, dass das elektrische Potential der tiefen Schicht 10 auf das gleiche Potential wie der Basisbereich 3 gesetzt wird.
  • Ferner sind eine Source-Elektrode 11 und eine Gate-Verdrahtung (nicht gezeigt) auf der Oberfläche des Source-Bereichs 4 und der Kontaktschicht bzw. auf der Oberfläche der Gate-Elektrode 9 gebildet. Die Source-Elektrode 11 und die Gate-Verdrahtung sind aus mehreren Metallen, wie beispielsweise einem Ni/Al-Film, aufgebaut. Insbesondere sind wenigstens ein Teil der Source-Elektrode 11 und ein Teil der Gate-Verdrahtung, welcher das n-leitende SiC-Material kontaktiert, wie beispielsweise den Source-Bereich 4 und die Gate-Elektrode 9, im Falle einer Dotierung mit n-leitenden Störstellen, aus einem Metall aufgebaut, das dazu ausgelegt ist, einen ohmschen Kontakt mit dem n-leitenden SiC herzustellen. Ferner sind wenigstens ein anderer Teil der Source-Elektrode 11 und ein anderer Teil der Gate-Verdrahtung, welche das p-leitende SiC-Material kontaktieren, wie beispielsweise die Kontaktschicht 5 und die Gate-Elektrode 9, im Falle einer Dotierung mit p-leitenden Störstellen, aus einem Metall aufgebaut, das dazu ausgelegt ist, einen ohmschen Kontakt mit dem p-leitenden SiC herzustellen. Die Source-Elektrode 11 und die Gate-Verdrahtung sind derart auf einem Zwischenschichtisolierfilm 12 gebildet, dass die Source-Elektrode 11 und die Gate-Verdrahtung isoliert sind. Die Source-Elektrode 11 ist über ein Kontaktloch in dem Zwischenschichtisolierfilm 12 elektrisch mit dem Source-Bereich 4 und der Kontaktschicht 5 verbunden. Die Gate-Verdrahtung ist über ein anderes Kontaktloch in dem Zwischenschichtisolierfilm 12 elektrisch mit der Gate-Elektrode 9 verbunden.
  • Die Drain-Elektrode 13 ist derart auf der Rückseite des Substrats 1 gebildet, dass die Drain-Elektrode 13 elektrisch mit dem Substrat 1 verbunden ist. Auf diese Weise wird der n-Kanal-Inversions-MOSFET mit der Trench-Gate-Struktur fertig gestellt.
  • In diesem Fall verläuft die Längsrichtung der Trench-Gate-Struktur parallel zur <1-100>-Richtung, die senkrecht zur <11-20>-Richtung als die Offset-Richtung verläuft. Folglich werden die Konkavität und die Konvexität, die durch das Step-Bunching-Phänomen erzeugt werden, im Wesentlichen nicht auf der Seitenwand und dem Boden des Grabens 6 gebildet. Der Grund dafür, warum die Konkavität und die Konvexität im Wesentlichen nicht auf der Seitenwand und dem Boden des Grabens 6 gebildet werden, wird nachstehend unter Bezugnahme auf die 3A und 3B beschrieben.
  • 3A zeigt die obere Oberfläche des SiC-Halbleitersubstrats, in welchem der Graben 6 gebildet ist. 3B zeigt eine Querschnittsansicht des Substrats. Wenn die SiC-Halbleitervorrichtung gefertigt wird, wird das SiC-Halbleitersubstrat, wie in den 3A und 3B gezeigt, durch einen Wafer bereitgestellt. Die Offset-Richtung des Wafers ist die <11-20>-Richtung. Der Step-Bunching-Abschnitt SB wird in einer Richtung senkrecht zur <11-20>-Richtung als die Offset-Richtung gebildet. Folglich verläuft der Step-Bunching-Abschnitt SB parallel zur Längsrichtung des Grabens 6. Dementsprechend kreuzt der Step-Bunching-Abschnitt SB nicht den Graben 6 und wird der Step-Bunching-Abschnitt SB im Wesentlichen nur auf der Oberfläche des SiC-Halbleitersubstrats, wie beispielsweise der Oberfläche des Source-Bereichs 4, gebildet. Der Step-Bunching-Abschnitt SB wird nicht auf der Innenwand des Grabens 6 gebildet. Folglich wird dann, wenn die Längsrichtung des Grabens 6 parallel zur <1-100>-Richtung verläuft, die senkrecht zur <11-20>-Richtung verläuft, der Step-Bunching-Abschnitt SB im Wesentlichen nicht auf der Seitenwand und dem Boden des Grabens 6 gebildet.
  • Folglich werden die Konkavität und die Konvexität nicht auf der Oberfläche des Gate-Oxidfilms 8 gebildet, der auf der Seitenwand und dem Boden des Grabens 6 angeordnet ist. Dementsprechend werden die Isolationsspannungsfestigkeit und die Lebensdauer des Gate-Oxidfilms 8 verbessert.
  • Der Inversions-MOSFET mit der Trench-Gate-Struktur arbeitet wie folgt.
  • Bevor die Gate-Spannung an die Gate-Elektrode 9 gelegt wird, wird die Inversionsschicht nicht in der tiefen Schicht 10 und dem Basisbereich 3 gebildet. Folglich erreicht auch dann, wenn die positive Spannung an die Drain-Elektrode 13 gelegt wird, das Elektron nicht die Driftschicht 2 ausgehend vom Source-Bereich 4 über den Basisbereich 3. Dementsprechend fließt der Strom nicht zwischen dem Source-Bereich 11 und der Drain-Elektrode 13.
  • Wenn der MOSFET derart sperrt (Aus-Zustand), dass die Gate-Spannung null Volt beträgt, die Drain-Spannung 650 Volt beträgt und die Source-Spannung null Volt beträgt, ist der MOSFET auch dann, wenn die Spannung an die Drain-Elektrode 13 gelegt wird, in Sperrrichtung vorgespannt. Folglich dehnt sich eine Sperrschicht zwischen dem Basisbereich 3 und der Driftschicht 2 aus. Zu diesem Zeitpunkt dehnt sich, da die Konzentration des Basisbereichs 3 über derjenigen der Driftschicht 2 liegt, die Sperrschicht fast in die Driftschicht 2 aus. Wenn die Störstellenkonzentration des Basisbereichs 3 beispielsweise zehnmal so hoch wie die Störstellenkonzentration der Driftschicht 2 ist, dehnt sich die Sperrschicht um 0,7 Mikrometer in den Basisbereich 3 und um 7 Mikrometer in die Driftschicht 2 aus. Da die Dicke des Basisbereichs 3 einen Wert von 2,0 Mikrometer aufweist, was über der Ausdehnungslänge der Sperrschicht liegt, tritt das Punch-Through-Phänomen nicht auf. Da sich die Sperrschicht verglichen mit einem Fall von null Volt ausdehnt, dehnt sich ein Bereich, der einen Isolator bildet, deutlich aus. Folglich fließt der Strom nicht zwischen der Source-Elektrode 11 und der Drain-Elektrode 13.
  • Da die Gate-Spannung null Volt beträgt, wird das elektrische Feld zwischen dem Drain und dem Gate angelegt. Folglich kann die Konzentration des elektrischen Feldes an dem Boden des Gate-Oxidfilms 8 auftreten. Da der MOSFET die tiefe Schicht 10 aufweist, die tiefer als der Graben 6 ausgebildet ist, dehnt sich die Sperrschicht an dem p-n-Übergang zwischen der tiefen Schicht 10 und der Driftschicht 2 in hohem Maße in die Driftschicht 2 aus. Dementsprechend wird die hohe Spannung, die durch den Einfluss der Drain-Spannung verursacht wird, nicht einfach an den Gate-Oxidfilm 8 gelegt. Folglich wird die Konzentration des elektrischen Feldes in dem Gate-Oxidfilm 8, insbesondere die Konzentration des elektrischen Feldes in dem Gate-Oxidfilm 8 am Boden des Grabens 6, verringert. Auf diese Weise wird der Durchbruch an dem Gate-Oxidfilm 8 verhindert. Insbesondere wird dann, wenn die Konkavität und die Konvexität, die durch den Step-Bunching-Abschnitt SB auf der Seitenwand und dem Boden des Grabens 6 verursacht werden, nicht gebildet werden, die lokale Konzentration des elektrischen Feldes in dem Gate-Oxidfilm 8 an der Konkavität und der Konvexität verhindert. Dementsprechend werden die Isolationsspannungsfestigkeit und die Lebensdauer des Gate-Oxidfilms 8 verbessert.
  • Wenn der MOSFET leitend geschaltet ist (Ein-Zustand), d. h. wenn die Gate-Spannung 20 Volt beträgt, die Drain-Spannung 1 Volt beträgt und die Source-Spannung 0 Volt beträgt, wird die Gate-Spannung von 20 Volt an die Gate-Elektrode 9 gelegt. Folglich wird der Kanal auf der Oberfläche des Basisbereichs 3 gebildet, welche den Graben 6 kontaktiert. Dementsprechend fließt das Elektron von der Source-Elektrode 11 von dem Source-Bereich 4 zu dem Kanal, der auf dem Basisbereich 3 gebildet wird. Anschließend erreicht das Elektron die Driftschicht 2. Folglich fließt der Strom zwischen der Source-Elektrode 11 und der Drain-Elektrode 13.
  • Nachstehend wird ein Fertigungsverfahren des MOSFET mit der Trench-Gate-Struktur beschrieben. Die 4A bis 5F zeigen das Fertigungsverfahren des MOSFET. Die 4A bis 4F zeigen Abbildungen zur Veranschaulichung des Fertigungsverfahrens des in der 1 gezeigten MOSFET, wobei die 4A, 4C und 4E Querschnittsansichten des MOSFET entlang einer Linie IIB-IIB in der 1 auf der X-Z-Ebene entsprechen und die 4B, 4D und 4F Querschnittsansichten des MOSFET entlang einer Linie IID-IID auf der Y-Z-Ebene in der 1 entsprechen. Die 5A bis 5F zeigen Abbildungen zur Veranschaulichung des Fertigungsverfahrens des in der 1 gezeigten MOSFET, wobei die 5A, 5C und 5E Querschnittsansichten des MOSFET entlang einer Linie IIB-IIB in der 1 auf der X-Z-Ebene entsprechen und die 5B, 5D und 5F Querschnittsansichten des MOSFET entlang einer Linie IID-IID in der 1 auf der Y-Z-Ebene entsprechen.
  • [Schritt in den Fig. 4A und Fig. 4B]
  • Ein n+-leitendes Substrat 1 weist die n-leitende Störstellenkonzentration, wie beispielsweise eine Stickstoff-Störstellenkonzentration von 1,0 × 1019/cm3, und eine Dicke von 300 Mikrometer auf. Die Driftschicht 2 aus SiC wird mittels eines Epitaxialwachstumsverfahrens auf der Oberfläche des Substrats 1 gebildet. Die Driftschicht 2 weist die n-leitende Störstellenkonzentration, wie beispielsweise eine Stickstoff-Störstellenkonzentration von 3,0 × 1015/cm3 bis 2,0 × 1016/cm3, und eine Dicke von 15 Mikrometer auf.
  • [Schritt in den Fig. 4C und Fig. 4D]
  • Eine Maske 20, die aus einem LTO-Film aufgebaut ist, wird auf der Oberfläche der Driftschicht 2 gebildet. Anschließend wird ein Photolithographieprozess ausgeführt, so dass ein Teil der Maske 20 geöffnet wird. Der Teil der Maske 20 entspricht dem Bereich, in welchem die tiefe Schicht zu bilden ist. Anschließend werden die p-leitenden Störstellen, wie beispielsweise Bor oder Aluminium, über die Maske 20 implantiert und werden die p-leitenden Störstellen aktiviert. Auf diese Weise wird die tiefe Schicht 10 gebildet. Die Bor- oder Aluminiumkonzentration liegt beispielsweise in einem Bereich zwischen 1,0 × 1016/cm3 und 1,0 × 1019/cm3.
  • [Schritt in den Fig. 4E und Fig. 4F]
  • Eine p-leitende Störstellenschicht wird mittels des Epitaxialwachstumsverfahrens derart auf der Oberfläche der tiefen Schicht 10 und der Driftschicht 2 gebildet, dass der Basisbereich 3 gebildet wird. Die p-leitende Störstellenschicht weist die p-leitende Störstellenkonzentration, wie beispielsweise die Bor- oder Aluminium-Störstellenkonzentration in einem Bereich zwischen 1,0 × 1015/cm3 und 2,0 × 1019/cm3, und eine Dicke von 2,0 Mikrometer auf.
  • [Schritt in den Fig. 5A und Fig. 5B]
  • Anschließend wird eine Maske (nicht gezeigt), die aus einem LTO-Film oder dergleichen aufgebaut ist, auf dem Basisbereich 3 aufgebracht. Der Photolithographieprozess wird ausgeführt, so dass ein Teil der Maske geöffnet wird. Der Teil der Maske entspricht dem Bereich, in welchem der Source-Bereich zu bilden ist. Anschließend werden die n-leitenden Störstellen, wie beispielsweise Stickstoff, über die Maske implantiert.
  • Nachdem die Maske entfernt wurde, wird eine andere Maske (nicht gezeigt) aufgebracht. Der Photolithographieprozess wird ausgeführt, so dass ein Teil der Maske geöffnet wird. Der Teil der Maske entspricht dem Bereich, in welchem die Kontaktschicht zu bilden ist. Anschließend werden die p-leitenden Störstellen, wie beispielsweise Bor oder Aluminium, über die Maske implantiert.
  • Darauf folgend werden die implantierten Ionen aktiviert. Auf diese Weise wird der Source-Bereich 4, welcher die n-leitende Störstellenkonzentration (d. h. die Oberflächenkonzentration), wie beispielsweise die Stickstoffkonzentration von 1,0 × 1021/cm3, und eine Dicke von 0,3 Mikrometer aufweist, gebildet. Ferner wird die Kontaktschicht 5, welche die p-leitende Störstellenkonzentration (d. h. die Oberflächenkonzentration), wie beispielsweise die Bor- oder Aluminiumkonzentration von 1,0 × 1021/cm3, und eine Dicke von 0,3 Mikrometer aufweist, gebildet. Anschließend wird die Maske entfernt.
  • [Schritt in den Fig. 5C und Fig. 5D]
  • Ein Oxidfilm 21 als eine Ätzmaske wird auf dem Basisbereich 3, dem Source-Bereich 4 und der Kontaktschicht 5 gebildet. Anschließend wird ein Teil des Oxidfilms 21 geöffnet. Der Teil des Oxidfilms 21 entspricht dem Bereich, in welchem der Graben zu bilden ist. Nachdem der Ätzprozess unter Verwendung des Oxidfilms 21 als die Ätzmaske ausgeführt wurde, wird dann, wenn es erforderlich ist, ein Opferoxidationsprozess ausgeführt. Auf diese Weise wird der Graben 6 gebildet. Anschließend wird der Oxidfilm 21 entfernt.
  • [Schritt in den Fig. 5E und Fig. 5F]
  • Ein Gate-Oxidfilm wird derart gebildet, dass der Gate-Oxidfilm 8 auf der gesamten Oberfläche des Substrats einschließlich von Seitenwänden des Grabens 6 angeordnet wird. Insbesondere wird der Gate-Oxidfilm 8 mittels eines pyrogenen Oxidationsverfahrens in einer feuchten Atmosphäre gebildet. Folglich ist der Gate-Oxidfilm 8 ein thermischer Oxidationsfilm. Anschließend wird eine polykristalline Siliciumschicht, die mit den n-leitenden Störstellen dotiert ist, bei 600°C auf der Oberfläche des Gate-Oxidfilms 8 gebildet. Die Dicke der polykristallinen Siliciumschicht 440 beträgt 440 Nanometer. Anschließend wird ein Rückätzprozess ausgeführt. Auf diese Weise verbleiben der Gate-Oxidfilm 8 und die Gate-Elektrode 9 in dem Graben 6.
  • Der folgende Prozess gleicht einem herkömmlichen Verfahren. Folglich ist der folgende Prozess nicht in den Zeichnungen gezeigt. Insbesondere wird, nachdem der Zwischenschichtisolierfilm 12 aufgebracht wurde, der Zwischenschichtisolierfilm 12 gemustert. Auf diese Weise wird das Kontaktloch in dem Zwischenschichtisolierfilm 12 gebildet. Das Kontaktloch dient für eine Verbindung mit dem Source-Bereich 4 und der Kontaktschicht 5. Ferner wird ein weiteres Kontaktloch in dem Zwischenschichtisolierfilm 12 gebildet. Das weitere Kontaktloch dient für eine Verbindung mit der Gate-Elektrode 9. Anschließend wird ein Elektrodenmaterial in den Kontaktlöchern eingebettet. Ferner wird das Elektrodenmaterial gemustert, so dass die Source-Elektrode 11 und die Gate-Verdrahtung gebildet werden. Ferner wird die Drain-Elektrode 13 auf der Rückseite des Substrats 1 gebildet.
  • Auf diese Weise wird der in der 1 gezeigte MOSFET mit der Trench-Gate-Struktur mittels des obigen Verfahrens gefertigt. In den Schritten der 5A bis 5D werden ein Ionenimplantationsprozess und ein Aktivierungstemperprozess ausgeführt, um eine Störstellenschicht zu bilden. Ferner werden ein Oxidfilmbildungsprozess, ein Photolithographieprozess, ein Maskenbildungsprozess zur Musterung des Oxidfilms, ein Grabenätzprozess unter Verwendung des Oxidfilms als Maske und dergleichen ausgeführt, um einen Graben zu bilden. Zu diesem Zeitpunkt ist, in der vorliegenden Ausführungsform, die Längsrichtung der Trench-Gate-Struktur die <1-100>-Richtung, die senkrecht zu der <11-20>-Richtung als die Offset-Richtung verläuft. Folglich werden die Konkavität und die Konvexität, die durch das Step-Bunching-Phänomen verursacht werden, im Wesentlichen nicht auf der Seitenwand und dem Boden des Grabens 6 gebildet.
  • Die 6A bis 6F zeigen Perspektivansichten des MOSFET entsprechend den Schritten in den 5A bis 5D. Die n-leitenden Störstellen werden, wie in 6A gezeigt, derart im Basisbereich 3 auf der Driftschicht 2 implantiert, dass der Source-Bereich 4 gebildet wird. Ferner werden, obgleich nicht in den Zeichnungen gezeigt, die p-leitenden Störstellen derart implantiert, dass die Kontaktschicht 5 gebildet wird. Anschließend wird der Aktivierungstemperprozess ausgeführt. Bei dem Aktivierungstemperprozess wird, wie in 6B gezeigt, der Step-Bunching-Abschnitt SB gebildet. Anschließend werden, wie in 6C gezeigt, der Oxidfilm 21 und der Photolack 22 gebildet. In diesem Fall werden die Konkavität und die Konvexität in Übereinstimmung mit dem Step-Bunching-Abschnitt SB übertragen. Der Photolack 22 wird, wie in 6D gezeigt, mittels eines Photolithographieprozesses gemustert. Anschließend wird, wie in 6E gezeigt, der Oxidfilm 21 unter Verwendung des Photolacks 22 als Maske geätzt. Ferner wird, wie in 6F gezeigt, der Graben 6 unter Verwendung des Oxidfilms 21 als Maske gebildet.
  • Zu diesem Zeitpunkt wird der Graben 6 unter Verwendung des Oxidfilms 21 als Ätzmaske gebildet, auf welchen die Konkavität und die Konvexität, die durch den Step-Bunching-Abschnitt SB verursacht werden, übertragen werden. In der vorliegenden Ausführungsform ist die Längsrichtung der Trench-Gate-Struktur die <1-100>-Richtung, die senkrecht zur <11-20>-Richtung als eine Offset-Richtung verläuft. Folglich verläuft die Längsrichtung des Grabens 6 parallel zur Längsrichtung des Step-Bunching-Abschnitts SB. Dementsprechend kreuzt der Step-Bunching-Abschnitt SB nicht den Graben 6. Folglich werden die Konkavität und die Konvexität, die durch das Step-Bunching-Phänomen verursacht werden, wie vorstehend beschrieben, im Wesentlichen nicht auf der Seitenwand und dem Boden des Grabens 6 gebildet.
  • Folglich wird, in der vorliegenden Ausführungsform, der Graben 6 derart gebildet, dass seine Längsrichtung parallel zur <1-100>-Richtung verläuft, die senkrecht zur <11-20>-Richtung als die Offset-Richtung des SiC-Halbleitersubstrats verläuft. Folglich kreuzt der Step-Bunching-Abschnitt SB nicht den Graben 6. Die Konkavität und die Konvexität, die durch das Step-Bunching-Phänomen verursacht werden, werden im Wesentlichen nicht auf der Seitenwand und dem Boden des Grabens 6 gebildet. Folglich wird der Gate-Oxidfilm 8, der auf der Seitenwand und dem Boden des Grabens 6 gebildet wird, auf der Seitenwand und dem Boden des Grabens 6 gebildet, ohne die Konkavität und die Konvexität aufzuweisen. Die Verringerung der Isolationsspannungsfestigkeit und der Lebensdauer des Gate-Oxidfilms 8 wird beschränkt.
  • (Zweite Ausführungsform)
  • Nachstehend wird eine zweite Ausführungsform der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform unterscheiden sich die Offset-Richtung und die Längsrichtung des Grabens 6 von der ersten Ausführungsform.
  • 7 zeigt das Layout einer oberen Oberfläche des SiC-Halbleitersubstrats, wenn der Graben 6 gebildet wird. Die Offset-Richtung des SiC-Halbleitersubstrats ist, wie in 7 gezeigt, die <1-100>-Richtung. In diesem Fall ist die Längsrichtung des Grabens 6 die <11-20>-Richtung, die senkrecht zur <1-100>-Richtung als die Offset-Richtung verläuft.
  • Folglich ist die Offset-Richtung die <1-100>-Richtung und ist die Längsrichtung des Grabens 6 die <11-20>-Richtung. In diesem Fall können die Effekte gleich der ersten Ausführungsform hervorgebracht werden.
  • (Weitere Ausführungsformen)
  • In der ersten Ausführungsform ist dann, wenn das SiC-Halbleitersubstrat die Si-Ebene aufweist, die Offset-Richtung die <11-20>-Richtung und die Längsrichtung des Grabens 6 die <1-100>-Richtung. In der zweiten Ausführungsform ist dann, wenn das SiC-Halbleitersubstrat die Si-Ebene aufweist, die Offset-Richtung die <1-100>-Richtung und die Längsrichtung des Grabens 6 die <11-20>-Richtung. Alternativ kann, solange die Offset-Richtung senkrecht zur Längsrichtung des Grabens 6 verläuft, die Längsrichtung des Grabens 6 jede beliebige Richtung sein. Ferner kann auch dann, wenn das SiC-Halbleitersubstrat eine C-Ebene anstatt der Si-Ebene aufweist, die Längsrichtung des Grabens 6 jede beliebige Richtung sein, solang die Offset-Richtung senkrecht zur Längsrichtung des Grabens 6 verläuft. Wenn das SiC-Halbleitersubstrat beispielsweise die C-Ebene aufweist, kann die Offset-Richtung die <11-20>-Richtung sein und kann die Längsrichtung des Grabens 6 die <1-100>-Richtung sein. Alternativ kann auch dann, wenn das SiC-Halbleitersubstrat die C-Ebene aufweist, die Offset-Richtung die <1-100>-Richtung sein und die Längsrichtung des Grabens 6 die <11-20>-Richtung sein. Da das SiC-Halbleitersubstrat das Offset-Substrat ist, weist die Seitenwand des Grabens 6 eine Ebene auf, die um den Offset-Winkel leicht von einer Zielebene abweicht. Dies verursacht die Verringerung der Kanalbeweglichkeit. Wenn die C-Ebene jedoch die Hauptoberfläche ist, ist die Verringerungsrate der Kanalbeweglichkeit für den Fall, dass die Ebene der Seitenwand des Grabens 6 um den Offset-Winkel leicht von der Zielebene abweicht, geringer als diejenige mit der Hauptoberfläche der Si-Ebene. Folglich wird dann, wenn das SiC-Halbleitersubstrat die Hauptoberfläche der C-Ebene aufweist, die Verringerung der Kanalbeweglichkeit deutlich beschränkt.
  • In den obigen Ausführungsformen ist der erste Leitfähigkeitstyp der n-Leitfähigkeitstyp und der zweite Leitfähigkeitstyp der p-Leitfähigkeitstyp und wird der n-Kanal-MOSFET verwendet. Alternativ kann der erste Leitfähigkeitstyp der p-Leitfähigkeitstyp und der zweite Leitfähigkeitstyp der n-Leitfähigkeitstyp sein und kann der p-Kanal-MOSFET verwendet werden. Ferner weist der MOSFET in den obigen Ausführungsformen die Trench-Gate-Struktur auf. Alternativ kann die Siliciumcarbid-Halbleitervorrichtung einen IGBT mit einer Trench-Gate-Struktur aufweisen. Hierbei wird, in dem IGBT, der Leitfähigkeitstyp des Substrats 1 in den 1 bis 7 von dem n-Leitfähigkeitstyp zum p-Leitfähigkeitstyp gewechselt.
  • In den obigen Ausführungsformen ist der Gate-Isolierfilm der Gate-Oxidfilm 8, der mittels eines Wärmeoxidationsverfahrens gebildet wird. Alternativ kann der Gate-Isolierfilm der Gate-Oxidfilm sein, der durch andere Verfahren gebildet wird. Alternativ kann der Gate-Isolierfilm ein Nitridfilm sein.
  • In den obigen Ausführungsformen wird die Ausrichtung des Kristalls der Zweckdienlichkeit halber definiert, indem ein Balken vor einer Stelle bzw. Ziffer hinzugefügt wird. Die Ausrichtung des Kristalls sollte definiert werden, indem ein Balken über der Stelle bzw. Ziffer hinzugefügt wird.
  • Obgleich die vorliegende Erfindung in Verbindung mit ihren Ausführungsformen beschrieben wurde, sollte wahrgenommen werden, dass sie nicht auf die Ausführungsformen und Konstruktionen beschränkt ist, sondern verschiedene Modifikationen und äquivalente Anordnungen mit abdecken soll. Ferner sollen, obgleich die verschiedenen Kombinationen und Konfigurationen beschrieben wurden, andere Kombinationen und Konfigurationen, die mehr, weniger oder nur ein einziges Element aufweisen, ebenso als mit im Schutzumfang der vorliegenden Erfindung beinhaltet verstanden werden.
  • Vorstehend wurde eine Siliciumcarbid-Halbleitervorrichtung offenbart.
  • Eine SiC-Halbleitervorrichtung weist auf: ein SiC-Substrat 1, 2 mit einer Schicht 1 ersten oder zweiten Leitfähigkeitstyps und einer Driftschicht 2 ersten Leitfähigkeitstyps und einer Hauptoberfläche mit einer Offset-Richtung; einen Graben 6, der auf der Driftschicht angeordnet ist und eine Längsrichtung aufweist; und eine Gate-Elektrode 9, die über einen Gate-Isolierfilm 8 in dem Graben angeordnet ist. Eine Seitenwand des Grabens bildet eine Kanalbildungsoberfläche. Die vertikale Halbleitervorrichtung führt einen Strom entlang der Kanalbildungsoberfläche des Grabens in Übereinstimmung mit einer Gate-Spannung, die an die Gate-Elektrode gelegt wird. Die Offset-Richtung des SiC-Substrats verläuft senkrecht zur Längsrichtung des Grabens.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2008-177538 A [0002]
    • JP 2008-294210 A [0002]
    • JP 2009-289987 A [0002]
    • JP 2000-294777 A [0022]
    • JP 2009-65112 A [0023]

Claims (7)

  1. Siliciumcarbid-Halbleitervorrichtung mit einem vertikalen Halbleiterelement mit einer Trench-Gate-Struktur, aufweisend: – ein Siliciumcarbid-Halbleitersubstrat (1, 2) mit einer Schicht (1) ersten oder zweiten Leitfähigkeitstyps und einer Driftschicht (2) auf der Schicht (1) ersten oder zweiten Leitfähigkeitstyps, wobei die Driftschicht (2) den ersten Leitfähigkeitstyp aufweist und das Siliciumcarbid-Halbleitersubstrat (1, 2) eine Hauptoberfläche mit einer Offset-Richtung aufweist; – einen Graben (6), der auf einer Oberfläche der Driftschicht (2) angeordnet ist und eine Längsrichtung aufweist; und – eine Gate-Elektrode (9), die über einen Gate-Isolierfilm (8) in dem Graben (6) angeordnet ist, wobei – eine Seitenwand des Grabens (6) eine Kanalbildungsoberfläche bildet, – die vertikale Halbleitervorrichtung dazu ausgelegt ist, einen Strom in Übereinstimmung mit einer Gate-Spannung, die an die Gate-Elektrode (9) gelegt wird, entlang der Kanalbildungsoberfläche des Grabens (6) fließen zu lassen, und – die Offset-Richtung des Siliciumcarbid-Halbleitersubstrats (1, 2) senkrecht zur Längsrichtung des Grabens (6) verläuft,
  2. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass – die Hauptoberfläche des Siliciumcarbid-Halbleitersubstrats (1, 2) eine Silicium-Ebene ist; – die Offset-Richtung des Siliciumcarbid-Halbleitersubstrats (1, 2) eine <11-20>-Richtung ist; und – die Längsrichtung des Grabens (6) eine <1-100>-Richtung ist.
  3. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass – die Hauptoberfläche des Siliciumcarbid-Halbleitersubstrats (1, 2) eine Silicium-Ebene ist; – die Offset-Richtung des Siliciumcarbid-Halbleitersubstrats (1, 2) eine <1-100>-Richtung ist; und – die Längsrichtung des Grabens (6) eine <11-20>-Richtung ist.
  4. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass – die Hauptoberfläche des Siliciumcarbid-Halbleitersubstrats (1, 2) eine Kohlenstoff-Ebene ist; – die Offset-Richtung des Siliciumcarbid-Halbleitersubstrats (1, 2) eine <11-20>-Richtung ist; und – die Längsrichtung des Grabens (6) eine <1-100>-Richtung ist.
  5. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass – die Hauptoberfläche des Siliciumcarbid-Halbleitersubstrats (1, 2) eine Kohlenstoff-Ebene ist; – die Offset-Richtung des Siliciumcarbid-Halbleitersubstrats (1, 2) eine <1-100>-Richtung ist; und – die Längsrichtung des Grabens (6) eine <11-20>-Richtung ist.
  6. Siliciumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass sie ferner aufweist: – eine Drain-Elektrode (13), die auf der Schicht (1) ersten oder zweiten Leitfähigkeitstyps gegenüberliegend der Driftschicht (2) angeordnet ist; – einen Basis-Bereich (3), der in einem Oberflächenabschnitt der Driftschicht (2) angeordnet ist; – einen Source-Bereich (4), der in einem Oberflächenabschnitt des Basis-Bereichs (3) angeordnet ist; – eine Kontaktschicht (5), der in einem anderen Oberflächenabschnitt des Basis-Bereichs (3) benachbart zum Source-Bereich (4) angeordnet ist; und – eine Source-Elektrode (11), die derart auf dem Source-Bereich (4) und der Kontaktschicht (5) angeordnet ist, dass die Source-Elektrode (11) elektrisch mit dem Source-Bereich (4) und der Kontaktschicht (5) verbunden ist, wobei – der Graben (6) den Source-Bereich (4) und den Basis-Bereich (3) durchdringt und die Driftschicht (2) erreicht, und – die Kontaktschicht (5) über den Source-Bereich (4) auf beiden Seiten des Grabens (6) angeordnet ist.
  7. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass sie ferner eine tiefe Schicht (10) aufweist, die in der Driftschicht (2) unter dem Basis-Bereich (3) angeordnet ist, wobei – die tiefe Schicht (10) den Basis-Bereich (3) kontaktiert, und – die tiefe Schicht (10) eine Erstreckungsrichtung aufweist, die senkrecht zur Längsrichtung des Grabens (6) verläuft.
DE102012205879.6A 2011-04-28 2012-04-11 Siliciumcarbid-Halbleitervorrichtung Expired - Fee Related DE102012205879B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-101207 2011-04-28
JP2011101207A JP5817204B2 (ja) 2011-04-28 2011-04-28 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
DE102012205879A1 true DE102012205879A1 (de) 2012-10-31
DE102012205879B4 DE102012205879B4 (de) 2016-05-12

Family

ID=47007863

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012205879.6A Expired - Fee Related DE102012205879B4 (de) 2011-04-28 2012-04-11 Siliciumcarbid-Halbleitervorrichtung

Country Status (4)

Country Link
US (1) US8525223B2 (de)
JP (1) JP5817204B2 (de)
CN (1) CN102760768B (de)
DE (1) DE102012205879B4 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129109A (zh) * 2019-12-04 2020-05-08 深圳第三代半导体研究院 一种碳化硅高压mos器件及其制造方法
CN111276545A (zh) * 2020-02-12 2020-06-12 重庆伟特森电子科技有限公司 一种新型沟槽碳化硅晶体管器件及其制作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104969357B (zh) * 2013-02-05 2019-02-01 三菱电机株式会社 绝缘栅型碳化硅半导体装置及其制造方法
JP6294208B2 (ja) * 2014-10-17 2018-03-14 トヨタ自動車株式会社 トレンチゲート電極を有する絶縁ゲート型スイッチング素子の製造方法
JP6409681B2 (ja) * 2015-05-29 2018-10-24 株式会社デンソー 半導体装置およびその製造方法
JP6928336B2 (ja) 2016-12-28 2021-09-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11563101B2 (en) * 2020-07-07 2023-01-24 Wolfspeed, Inc. Power semiconductor devices having multilayer gate dielectric layers that include an etch stop/field control layer and methods of forming such devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294777A (ja) 1999-04-08 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2008177538A (ja) 2006-12-21 2008-07-31 Fuji Electric Device Technology Co Ltd 炭化珪素半導体装置の製造方法
JP2008294210A (ja) 2007-05-24 2008-12-04 Fuji Electric Device Technology Co Ltd 炭化珪素半導体装置の製造方法
JP2009065112A (ja) 2007-08-10 2009-03-26 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2009289987A (ja) 2008-05-29 2009-12-10 Fuji Electric Device Technology Co Ltd 炭化珪素半導体基板のトレンチ形成方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5736753A (en) * 1994-09-12 1998-04-07 Hitachi, Ltd. Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide
JP2003303967A (ja) * 2002-04-09 2003-10-24 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
JP4110875B2 (ja) * 2002-08-09 2008-07-02 株式会社デンソー 炭化珪素半導体装置
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4194890B2 (ja) * 2003-06-24 2008-12-10 株式会社豊田中央研究所 半導体装置とその製造方法
JP2005183943A (ja) * 2003-11-25 2005-07-07 Matsushita Electric Ind Co Ltd 半導体素子
US7135740B2 (en) * 2004-09-27 2006-11-14 Teledyne Licensing, Llc High voltage FET switch with conductivity modulation
US6906356B1 (en) * 2004-09-27 2005-06-14 Rockwell Scientific Licensing, Llc High voltage switch
JP4899405B2 (ja) * 2004-11-08 2012-03-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US20070012983A1 (en) * 2005-07-15 2007-01-18 Yang Robert K Terminations for semiconductor devices with floating vertical series capacitive structures
US7633120B2 (en) * 2006-08-08 2009-12-15 Alph & Omega Semiconductor, Ltd. Inverted-trench grounded-source field effect transistor (FET) structure using highly conductive substrates
US7820534B2 (en) 2007-08-10 2010-10-26 Mitsubishi Electric Corporation Method of manufacturing silicon carbide semiconductor device
JP4640436B2 (ja) * 2008-04-14 2011-03-02 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2010184833A (ja) 2009-02-12 2010-08-26 Denso Corp 炭化珪素単結晶基板および炭化珪素単結晶エピタキシャルウェハ
JP5463725B2 (ja) * 2009-04-28 2014-04-09 富士電機株式会社 炭化珪素半導体装置およびその製造方法
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP5510309B2 (ja) * 2010-12-22 2014-06-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2012146921A (ja) * 2011-01-14 2012-08-02 Denso Corp 炭化珪素半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294777A (ja) 1999-04-08 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2008177538A (ja) 2006-12-21 2008-07-31 Fuji Electric Device Technology Co Ltd 炭化珪素半導体装置の製造方法
JP2008294210A (ja) 2007-05-24 2008-12-04 Fuji Electric Device Technology Co Ltd 炭化珪素半導体装置の製造方法
JP2009065112A (ja) 2007-08-10 2009-03-26 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2009289987A (ja) 2008-05-29 2009-12-10 Fuji Electric Device Technology Co Ltd 炭化珪素半導体基板のトレンチ形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129109A (zh) * 2019-12-04 2020-05-08 深圳第三代半导体研究院 一种碳化硅高压mos器件及其制造方法
CN111276545A (zh) * 2020-02-12 2020-06-12 重庆伟特森电子科技有限公司 一种新型沟槽碳化硅晶体管器件及其制作方法

Also Published As

Publication number Publication date
CN102760768A (zh) 2012-10-31
JP5817204B2 (ja) 2015-11-18
JP2012234908A (ja) 2012-11-29
DE102012205879B4 (de) 2016-05-12
CN102760768B (zh) 2016-01-13
US20120273801A1 (en) 2012-11-01
US8525223B2 (en) 2013-09-03

Similar Documents

Publication Publication Date Title
DE102012211221B4 (de) Siliciumcarbid-Halbleitervorrichtung
DE102009016681B4 (de) Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung
DE102005052731B4 (de) Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
DE102009017358B4 (de) Halbleitervorrichtung aus Siliciumcarbid mit Tiefschicht
DE102012205879B4 (de) Siliciumcarbid-Halbleitervorrichtung
DE102013224134B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE112016003509B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE102013022570B4 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE112013002125B4 (de) Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren hierfür
DE112016003510T5 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE112012000755T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu deren Fertigung
DE112013006303B4 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102009024919A1 (de) Verfahren zur Herstellung einer Siliciumcarbidhalbleitervorrichtung mit einer Grabengatestruktur
DE102014107325A1 (de) Halbleiterbauelement
DE102013113286B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102011053147B4 (de) Halbleiterstruktur mit grabenstrukturen in direktem kontakt
DE102008000660A1 (de) Siliziumkarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102006017946B4 (de) Siliziumkarbidhalbleitervorrichtung
DE112012000748T5 (de) Siliziumcarbid-Halbleitervorrichtung und Verfahren zu deren Fertigung
DE112017000949T5 (de) Verfahren zum herstellen einer verbundhalbleitervorrichtung undverbundhalbleitervorrichtung
DE102013010245A1 (de) Halbleitervorrichtung
DE102012021534B4 (de) Schottky-sperrschicht-halbleiterelement vom grabentyp und herstellungsverfahren dafür
DE112016002613T5 (de) Leistungs-Halbleiterbauelement
DE10229146A1 (de) Laterales Superjunction-Halbleiterbauteil
DE112017002113B4 (de) Halbleitereinheit

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R084 Declaration of willingness to licence
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee