JP2007142116A - 炭化珪素半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】低温でSiCへイオン注入を行っても結晶性の劣化しない炭化珪素半導体装置を提供する。
【解決手段】本発明における第1の炭化珪素半導体装置では、炭化珪素層14の表面において、第2の半導体領域4の占める領域のうちの少なくとも一辺が20μmよりも小さく、第2の半導体領域4の不純物濃度n2、第3の半導体領域5の不純物濃度n3、第2の半導体領域4の深さd2および第3の半導体領域5の深さd3が、2E14cm-2<(d2×n2+d3×n3)<2E15cm-2の条件を満足する。
【選択図】図1
【解決手段】本発明における第1の炭化珪素半導体装置では、炭化珪素層14の表面において、第2の半導体領域4の占める領域のうちの少なくとも一辺が20μmよりも小さく、第2の半導体領域4の不純物濃度n2、第3の半導体領域5の不純物濃度n3、第2の半導体領域4の深さd2および第3の半導体領域5の深さd3が、2E14cm-2<(d2×n2+d3×n3)<2E15cm-2の条件を満足する。
【選択図】図1
Description
本発明は、パワーエレクトロニクス半導体素子に関するものであり、特に、モーターなどを制御するインバータを構成する、炭化珪素を用いた縦型半導体パワースイッチング素子に関する。
図4(a)、(b)は、従来における炭化珪素を用いた縦型のパワースイッチングMISFETの構造を示す断面図および平面図である。図4(a)に示すように、従来のパワースイッチングMISFETでは、4H−SiC基板103の表面部に、n型のワイドバンドギャップ半導体からなり、不純物濃度n1の窒素Nまたは燐Pを有する、厚さd1のドリフト領域(第1の半導体領域)101が形成されている。
また、ドリフト領域101内には、間隙103をあけて、不純物濃度n2のアルミニウムAlまたはボロンBを有する、深さd2のp型の第2の半導体領域104が形成されている。さらに、p型の第2の半導体領域104内に、不純物濃度n3の窒素Nまたは燐Pを有する、深さd3のソース領域(n型の第3の半導体領域)105が形成されている。
ドリフト領域101の上には、ソース領域105およびp型の第2の半導体領域104に接するソース電極106が形成されている。また、p型の第2の半導体領域104の上に亘って、絶縁膜107およびゲート電極108が形成されている。一方、4H−SiC基板113のうちソース電極106およびゲート電極108が形成されている面とは反対側の面上には、n型のドリフト領域101と接するドレイン電極109が形成されている。従来では、以上に述べたような構成を有する単位セルが複数個形成され、集積化された縦型MISFETが知られている(例えば、非特許文献1参照)。
通常、前記縦型MISFET構造における不純物濃度は、n1<n2<n3を満たすように設計される。この場合の耐圧は、n型のドリフト領域101に伸びる空乏層によって主に決定され、ドリフト領域101とp型の第2の半導体領域104との間のp/n接合に電圧が印加される。素電荷をq、炭化珪素の誘電率をεとすると、p/n接合での最大電界Eは、
E = q・n1・d1/ε ・・・(1)
で表され、炭化珪素の絶縁耐圧を考慮してE=1.5E6V/cm程度の値となるように耐圧設計がなされる。この場合の耐圧Vは、簡単に近似してV=E・d1/2となる。前記近似式を用いると、1000V耐圧でd1=13μmの厚さが必要で、n1=6.4E15cm-3の濃度が必要である。このとき、
n1・d1=8.3E12cm-2 ・・・(2)
となる。一方、p型の第2の半導体領域104には、不純物濃度n2と表面からの深さd2との積であるドーズ量n2・d2がイオン注入によって打ち込まれる。この場合、前記不純物濃度n2が前記深さd2の範囲で一定となるようにエネルギーを多段にする多重打ち込みが行われる。なお、n2・d2で表されるp型の第2の半導体領域104におけるドーズ量は、p型の第2の半導体領域104が全て空乏化して、絶縁が保たれずに電流が流れることがないように、
n1・d1<<n2・d2 ・・・(3)
の関係を満たす必要がある。
E = q・n1・d1/ε ・・・(1)
で表され、炭化珪素の絶縁耐圧を考慮してE=1.5E6V/cm程度の値となるように耐圧設計がなされる。この場合の耐圧Vは、簡単に近似してV=E・d1/2となる。前記近似式を用いると、1000V耐圧でd1=13μmの厚さが必要で、n1=6.4E15cm-3の濃度が必要である。このとき、
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となる。一方、p型の第2の半導体領域104には、不純物濃度n2と表面からの深さd2との積であるドーズ量n2・d2がイオン注入によって打ち込まれる。この場合、前記不純物濃度n2が前記深さd2の範囲で一定となるようにエネルギーを多段にする多重打ち込みが行われる。なお、n2・d2で表されるp型の第2の半導体領域104におけるドーズ量は、p型の第2の半導体領域104が全て空乏化して、絶縁が保たれずに電流が流れることがないように、
n1・d1<<n2・d2 ・・・(3)
の関係を満たす必要がある。
ソース領域105もイオン注入により形成されるが、ソース領域105のシート抵抗やソース電極106とのオーミック抵抗を減らすために、通常はn型の第3の半導体領域105を2E20cm-2以上のn3の高濃度でd3>0.3μmの厚みで、n3・d3の値として5E15cm-2以上のイオン注入が行われる。非特許文献1においても、低抵抗性はあまり考慮されていないが、n3・d3=2.5E15cm-2のイオン注入が行われている。前記第3の半導体領域105のソース領域についても前記p型領域と同様に多段注入によって形成される。
M.Matin; Materials Science Forum Vols. 457-460(2004) 1393
M.Matin; Materials Science Forum Vols. 457-460(2004) 1393
Siへのイオン注入の場合は、イオン注入により導入される結晶損傷を高密度にしたりまたは結晶を完全に破壊してアモルファス化した後に、瞬間溶融に近い熱アニールにより結晶回復させることにより、低欠陥結晶中における不純物の高率の活性化を実現できる。
しかし、SiCにおいては、SiC結晶が液層を持たないため、アモルファス化したイオン注入損傷領域を熱アニールにより低欠陥に回復させることが難しい。更に、SiCは結晶形が異なり物性が違う結晶多形を取りやすく、一度アモルファス化した結晶を元の結晶形に回復させることが難しい。例えば、アモルファス化された4H−SiCをアニールによって結晶回復させると、本来の4H−SiCではなく3C−SiCが形成されて特性が悪化する。また、このようにイオン注入領域が損傷を多く含んでいると、アニールによってその表面にステップバンチングなどの凸凹ができてしまう。この表面の凸凹は、パワーデバイスの耐圧異常やMOS界面特性悪化を引き起こし、問題となっていた。
このため、SiCへのイオン注入は、イオン注入時に導入される損傷を有る程度緩和し、高密度の損傷が導入されてアモルファス化しないように、SiC結晶を500℃以上の高温に保って行うのが普通である。高温でイオン注入を行うと、SiCはアモルファス化せずに、熱アニールにより元の結晶多形に回復させることができる。例えば、前記ソース領域として形成されるn+イオン注入領域のシート抵抗は、500℃の高温注入の場合は、室温注入に比べて一桁以上小さな値を示す。
しかしながら、高温注入は、SiCデバイスの特性向上には寄与するが、大がかりな加熱機構を必要とし、基板の加熱冷却にも時間がかかるため、スループットのうえでも問題があった。これにより、SiCを用いたパワーデバイスのコストが増大するという不具合が生じていた。
本発明は、前記不具合を解決するものであり、低温でSiCへイオン注入を行う手段を講ずることにより、プロセスコストを下げ、スループットを向上させることができる炭化珪素半導体装置を提供することを目的とする。
本発明における第1の炭化珪素半導体装置は、複数の単位セルを有する炭化珪素半導体装置であって、前記単位セルは、炭化珪素層の一部に形成され、平均不純物濃度n1を有する第1導電型の第1の半導体領域と、前記第1の半導体領域の表面部分に、互いに間隙をおいて並べられた、深さd2で平均不純物濃度n2を有する複数の第2導電型の第2の半導体領域と、前記第2の半導体領域の表面部分の一部に、深さd3で、平均不純物濃度n3を有する第1導電型の第3の半導体領域と、前記第3の半導体領域に接するソース電極と、前記第2の半導体領域の表面に形成された絶縁膜と、前記絶縁膜の上に形成されたゲート電極とを有し、前記単位セルにおいて、前記ソース電極端と前記第3の半導体領域端との間の長さが1μmよりも小さく、前記炭化珪素層の表面において、第2の半導体領域の占める領域のうちの少なくとも一辺が20μmよりも小さく、前記不純物濃度n2、n3および深さd2、d3に関して、2E14cm-2<(d2×n2+d3×n3)<2E15cm-2の条件を満足する。
本発明における第1の半導体装置によると、ソース電極端と第3の半導体領域端との間の長さが1μmよりも小さくなるように微細化されているため、ソース電極と第3の半導体領域との間の電気抵抗Rshが、Ronの全体に対して小さくなる。また、d2×n2+d3×n3の値が2E14cm-2よりも大きいことにより、低抵抗のスイッチング素子を実現することができる。また、d2×n2+d3×n3の値が2E15cm-2の値よりも小さいことにより、炭化珪素層のうちイオン注入領域における表面の平坦性の劣化を抑制することができる。以上のような条件を満たすことにより、本発明における第1の炭化珪素半導体装置では、イオン注入を行う際の温度を高くしなくても炭化珪素層の結晶性を高く保つことができる。これにより、加熱のための大がかりな熱機構が不要となり、また、加熱冷却に必要な時間も不要となる。したがって、本発明における第1の炭化珪素半導体装置は低コストで形成することができる。
本発明における第1の炭化珪素半導体装置において、前記第2の半導体領域にはアルミニウムが注入され、前記第3の半導体領域には窒素が注入され、前記不純物濃度n1、n2および深さd1、d2に関して、5E14cm-2<d2×n2+d3×n3<2E15cm-2の条件を満足してもよい。
本発明における第1の炭化珪素半導体装置において、前記第2の半導体領域にはアルミニウムが注入され、前記第3の半導体領域にはリンが注入され、前記不純物濃度n1、n2および深さd1、d2に関して、5E14cm-2<(d2×n2+d3×n3)<1E15cm-2の条件を満足してもよい。
本発明における第1の炭化珪素半導体装置の製造方法は、複数の単位セルを有する炭化珪素半導体装置の製造方法であって、半導体基板上に、平均不純物濃度n1の第1導電型の不純物を含む第1の半導体領域をエピタキシャル成長させる工程(a)と、300℃以下の温度で第1のイオン注入を行うことにより、前記第1の半導体領域の表面部分に、互いに間隙をおいて、深さd2で平均不純物濃度n2を有する第2導電型の第2の半導体領域を複数形成する工程(b)と、300℃以下の温度で第2のイオン注入を行うことにより、前記第2の半導体領域の表面部分の表面部分に、深さd3で、平均不純物濃度n3を有する第1導電型の第3の半導体領域を形成する工程(c)と、前記工程(b)、(c)の後に、熱処理を行う工程(d)と、前記第3の半導体領域に接するソース電極を形成する工程(e)と、前記第2の半導体領域の表面に絶縁膜を形成する工程(f)と、前記絶縁膜の上にゲート電極を形成する工程(g)とを備え、前記単位セルにおいて、前記ソース電極端と前記第3の半導体領域端との間を1μmよりも小さく形成し、前記炭化珪素層の上面において、前記第2の半導体領域占める領域のうちの少なくとも一辺を20μmよりも小さくなるように形成し、前記不純物濃度n1、n2および深さd1、d2に関して、2E14cm-2<(d2×n2+d3×n3)<2E15cm-2の条件を満足する。
本発明における第1の半導体装置の製造方法によると、ソース電極端と第3の半導体領域端との間の長さが1μmよりも小さくなるように微細化されているため、ソース電極と第3の半導体領域との間の電気抵抗Rshを、Ronの全体に対して小さくすることができる。また、d2×n2+d3×n3の値を2E14cm-2よりも大きくすることにより、低抵抗のスイッチング素子を実現することができる。また、d2×n2+d3×n3の値を2E15cm-2の値よりも小さくすることにより、炭化珪素層のうちイオン注入領域における表面の平坦性の劣化を抑制することができる。以上のような条件を満たすことにより、本発明における第1の炭化珪素半導体装置の製造方法では、300℃以下の温度で第1のイオン注入および第2のイオン注入を行っても、炭化珪素層の結晶性を高く保つことができる。これにより、加熱のための大がかりな熱機構が不要となり、また、加熱冷却に必要な時間も不要となる。したがって、低コストで炭化珪素半導体装置を形成することができる。
本発明における第1の炭化珪素半導体装置の製造方法において、前記工程(b)では、前記第1のイオン注入によってアルミニウムを注入し、前記工程(c)では、前記第2のイオン注入によって窒素を注入し、前記不純物濃度n1、n2および深さd1、d2に関して、5E14cm-2<(d2×n2+d3×n3)<2E15cm-2の条件を満足してもよい。
本発明における第1の炭化珪素半導体装置の製造方法において、前記工程(b)では、前記第1のイオン注入によってアルミニウムを注入し、前記工程(c)では、前記第2のイオン注入によってリンを注入し、前記不純物濃度n1、n2および深さd1、d2に関して、5E14cm-2<(d2×n2+d3×n3)<1E15cm-2の条件を満足してもよい。
本発明の炭化珪素半導体装置およびその製造方法では、加熱のための大がかりな熱機構が不要となり、また、加熱冷却に必要な時間も不要となる。したがって、本発明における炭化珪素半導体装置は低コストで形成することができる。
以下、本発明の実施形態について説明する。
図1(a)、(b)は、本発明の実施形態において、炭化珪素を用いた縦型のパワースイッチングMISFETの構造を示す断面図および平面図である。図1(a)に示すように、本実施形態におけるパワースイッチングMISFETでは、4H−SiC基板13の表面部に、n型のワイドバンドギャップ半導体からなり、不純物濃度n1の窒素Nまたは燐Pを有する、厚さd1のドリフト領域(第1の半導体領域)1が形成されている。
また、ドリフト領域1内には、間隙3をあけて、不純物濃度n2のアルミニウムAlまたはボロンBを有する、深さd2のp型の第2の半導体領域4が形成されている。さらに、p型の第2の半導体領域4内に、不純物濃度n3の窒素Nまたは燐Pを有する、深さd3のソース領域5(n型の第3の半導体領域)が形成されている。
半導体領域1の上には、ソース領域5およびp型の第2の半導体領域4に接するソース電極6が形成されている。また、p型の第2の半導体領域4の上に亘って、絶縁膜7およびゲート電極8が形成されている。一方、4H−SiC基板13のうちソース電極6およびゲート電極8が形成されている面とは反対側の面上には、n型のドリフト領域1と接するドレイン電極9が形成されている。
(ソース電極端と第1導電型の第3の半導体領域端との間の長さ)
図1(a)、(b)に示すMISFETについて、オン抵抗Ronの値をシミュレーションにより計算した。シート抵抗がRonに関係する要素は、ソース電極とMOSチャンネルとの間の第1導電型の第3の半導体領域(ソース領域5)の電気抵抗Rshで表される。図1に示すMISFETでは、ソース領域5のシート抵抗が1000Ω/□であり、前記ソース電極6の端部と第3の半導体領域5の端部との間の長さがLsであるとする。
図1(a)、(b)に示すMISFETについて、オン抵抗Ronの値をシミュレーションにより計算した。シート抵抗がRonに関係する要素は、ソース電極とMOSチャンネルとの間の第1導電型の第3の半導体領域(ソース領域5)の電気抵抗Rshで表される。図1に示すMISFETでは、ソース領域5のシート抵抗が1000Ω/□であり、前記ソース電極6の端部と第3の半導体領域5の端部との間の長さがLsであるとする。
Ls=5μmで単位セルサイズが31μmの場合は、Rshが2mΩcm2となり、全体のRonの15%以上を占める。この値は、基板の抵抗値1mΩcm2に比べても大きく、他のRonの要素に比べても無視できない大きさである。
しかし、Ls<1μmで単位セルの一辺の長さを20μm以下にして微細化をすると、ソース領域のシート抵抗が1000Ω/□であれば前記Rshは減少し、0.2mΩcm2以下となり、Ron全体の3%以下の、基板の抵抗値1mΩcm2に比べても小さな値となり、他のRonの要素に比べて無視できる大きさとなる。
(第2の半導体領域の占める領域の辺の長さ)
セルサイズが大きくなると、第2の半導体領域4の下に位置する部分に電流が回り込む面積が減少して、Ron抵抗が上がってしまう。一般に、ソース電極6の下から第2の半導体領域4の下に位置する部分に電流が回り込む角度は、45度であると言われている。通常、1000V程度の耐圧を有する場合のドリフト層1の厚みは10μm程度であるので、45度の角度で電流が進行するのに必要な第2半導体領域4の幅も10μmとなる。1つのセル内では、セルの両側から電流が回り込むため、セルに必要な幅は、10μm×2の20μmとなる。つまり、このセルサイズ以下のパワーデバイスでは小さな抵抗が期待され、低損失パワー素子としての機能が期待できる。
セルサイズが大きくなると、第2の半導体領域4の下に位置する部分に電流が回り込む面積が減少して、Ron抵抗が上がってしまう。一般に、ソース電極6の下から第2の半導体領域4の下に位置する部分に電流が回り込む角度は、45度であると言われている。通常、1000V程度の耐圧を有する場合のドリフト層1の厚みは10μm程度であるので、45度の角度で電流が進行するのに必要な第2半導体領域4の幅も10μmとなる。1つのセル内では、セルの両側から電流が回り込むため、セルに必要な幅は、10μm×2の20μmとなる。つまり、このセルサイズ以下のパワーデバイスでは小さな抵抗が期待され、低損失パワー素子としての機能が期待できる。
ところで、セルサイズLceは、以下のA〜Eを用いて次のように表すことができる。
セルサイズLce=A+2B+2C+2D+E
A=ソース電極が第2の半導体領域とオーミック接触する領域の幅
B=ソース電極がソース領域とオーミック接触する領域の幅
C=ソース電極の端部からソース領域の端部までの幅Lsh
D=チャネル幅Lch
E=単位セル同士の間隔
ここで、D(Lch)=1μm、E=3μm、C(Lsh)=1μmとすると、2C+2D+E=7μmである。さらに、電流を安定に流すためには、Aの値が1μm以上であり、Bの値が1μm以上であることが必要である。以上のことから、セルサイズLceは10μm以上必要である。セルサイズLceが小さいと、チャンネルを通過して流れる電流のパス面積が増大して抵抗が下がるので小さいセルサイズLceが要望される。以上の結果から、10μmの2倍以下である20μm以下のセルサイズLceであれば、上記のように低抵抗性が期待でき、微細加工の再現性も確保され、工業的に有効であることを確認した。
A=ソース電極が第2の半導体領域とオーミック接触する領域の幅
B=ソース電極がソース領域とオーミック接触する領域の幅
C=ソース電極の端部からソース領域の端部までの幅Lsh
D=チャネル幅Lch
E=単位セル同士の間隔
ここで、D(Lch)=1μm、E=3μm、C(Lsh)=1μmとすると、2C+2D+E=7μmである。さらに、電流を安定に流すためには、Aの値が1μm以上であり、Bの値が1μm以上であることが必要である。以上のことから、セルサイズLceは10μm以上必要である。セルサイズLceが小さいと、チャンネルを通過して流れる電流のパス面積が増大して抵抗が下がるので小さいセルサイズLceが要望される。以上の結果から、10μmの2倍以下である20μm以下のセルサイズLceであれば、上記のように低抵抗性が期待でき、微細加工の再現性も確保され、工業的に有効であることを確認した。
(n2・d2+n3・d3の値の下限)
本実施形態におけるパワースイッチングMISFETにおいては、第2の半導体領域4が空乏化して絶縁破壊しないように、n2を十分大きく設定し、d2が大きくならないようにすることが好ましい。イオン注入によって形成される第2の半導体領域の深さd2は大体2μm以下に設定される必要があり、n2はn1よりも一桁以上大きく設定する必要がある。前記(3)式を満たすように、(1)式の値よりも十分大きくなるように、更に好ましくは、n2はn1よりも2桁以上大きく設定することが好ましい。
本実施形態におけるパワースイッチングMISFETにおいては、第2の半導体領域4が空乏化して絶縁破壊しないように、n2を十分大きく設定し、d2が大きくならないようにすることが好ましい。イオン注入によって形成される第2の半導体領域の深さd2は大体2μm以下に設定される必要があり、n2はn1よりも一桁以上大きく設定する必要がある。前記(3)式を満たすように、(1)式の値よりも十分大きくなるように、更に好ましくは、n2はn1よりも2桁以上大きく設定することが好ましい。
この場合、d2はd1より2桁小さい値以上をとればよいこととなり、第2の半導体領域4に広がる空乏層がドレイン領域1からソース領域5まで繋がって電流が流れることはない。通常はn2は十分大きく設定され、d2も0.1μm以上の値をとれば(3)式を満たすことができ、イオン注入のドーズ量n2・d2の値は、n1・d1の値に比べて1桁以上大きく設定し、通常はn2・d2>1E14cm-2程度の値は必要であることを確認した。
一方、ソース電極(オーミック電極)6との接合をとり、前記p型の第2の半導体領域4の表面部分の一部に前記p型の第2の半導体領域4に囲まれて、深さd3、平均不純物濃度n3の第1導電型の第3の半導体領域(ソース領域5)は、ソース電極6とアロイ化してオーミック接合を構成するために、厚みd3>0.1μmを必要とし、通常はn3>1E19cm-2の高ドーピング濃度が必要である。ここで、n3・d3=1E14cm-2となり、上述のn2・d2の値と合わせて、n2・d2+n3・d3>2E14cm-2の値が、低抵抗のスイッチング素子を実現するために必要であることを確認した。
(n2・d2+n3・d3の値の上限)
本願発明者らは、n2・d2+n3・d3の上限を見極めるために、下記の実験を行った。加熱せずに室温に保った基板にイオン注入した場合の結晶の損傷密度を、RBSによって評価した。このとき、RBS反射イオン強度が最小になるように、SiCの結晶方位をRBS入射イオンの方向に対して合わせ、イオンチャンネリングを起こさせた場合の、RBSスペクトル強度を計測した。図2は、RBSスペクトル強度の測定結果を示すグラフ図である。図2において、RBSスペクトル強度は、ランダム方向(SiCの結晶方位をずらしてRBSスペクトル強度が最大となる方向)のRBSスペクトル強度を100%とし、前記最大強度との相対値で示している。
本願発明者らは、n2・d2+n3・d3の上限を見極めるために、下記の実験を行った。加熱せずに室温に保った基板にイオン注入した場合の結晶の損傷密度を、RBSによって評価した。このとき、RBS反射イオン強度が最小になるように、SiCの結晶方位をRBS入射イオンの方向に対して合わせ、イオンチャンネリングを起こさせた場合の、RBSスペクトル強度を計測した。図2は、RBSスペクトル強度の測定結果を示すグラフ図である。図2において、RBSスペクトル強度は、ランダム方向(SiCの結晶方位をずらしてRBSスペクトル強度が最大となる方向)のRBSスペクトル強度を100%とし、前記最大強度との相対値で示している。
図2において、イオン注入のドーズ量が増大すると、結晶中に損傷が導入され、前記イオンチャンネリングが不十分となり、前記RBSスペクトル強度が増大する様子が観測された。窒素Nをイオン注入した場合と燐Pをイオン注入した場合とでは、RBSスペクトル強度の増大の様子が異なる。PまたはAlのイオン注入においては、1E15cm-2のドーズ量の時に前記RBSスペクトル強度が40%を越えることを確認した。NまたはBのイオン注入に関しては、2E15cm-2のドーズ量の時に前記RBSスペクトル強度が40%を越えることを確認した。
また、RBSスペクトル強度が40%を越える結晶損傷を導入すると、イオン注入後の熱アニールにより、SiCの結晶を回復させることが難しいことを確認した。図3は、室温で注入したイオンのドーズ量と、アニール後のソース領域におけるシート抵抗との関係を示すグラフ図である。図3に示すように、室温注入後のアニールによって形成されたN+領域のシート抵抗をドーズ量に対してプロットすると、Nのドーズ量が1.5E15cm-2の場合に最小のシート抵抗を示すことが確認された。この場合の最小シート抵抗値は、1000Ω/□以下であった。この場合、2E15cm-2以下のドーズ量においては、シート抵抗は小さく保たれていることを確認した。また、2E15cm-2以上のドーズ量においては結晶損傷の密度が増大し、シート抵抗が増大することも確認した。また、2E15cm-2以上のドーズ量においては、熱アニール後に、表面にステップバンチングと呼ばれる表面凸凹ができることも確認され、平均表面粗さはRa>10nmとなる。ドーズ量が2E15cm-2以下である場合は平均表面粗さはRa<2nmとなるため、ドーズ量が2E15cm-2以上である場合は、2E15cm-2以下である場合と比較して、表面の平坦性が著しく悪化していることが確認された。
表面平坦性の悪化は、素子耐圧の悪化、チャンネル移動度の低下およびチャンネル抵抗の増大を引き起こし、大きな問題となる。なお、前記データは、室温注入時の結果であり、500℃の高温注入では、2E15cm-2以上のドーズ量においても、熱アニール後の平均表面粗さはRa<2nmに保たれた。
また、同様に、Pを室温で注入した場合には、ドーズ量8E14cm-2のときに最小のシート抵抗を示すことが確認され、この場合の最小シート抵抗値は、400Ω/□以下であった。この場合、2E15cm-2以下のドーズ量においては、シート抵抗は小さく保たれていることを確認した。また、1E15cm-2以上のドーズ量においては結晶損傷の密度が増大し、シート抵抗が増大することも確認した。また、2E15cm-2以上のドーズ量においては、熱アニール後に、表面にステップバンチングと呼ばれる表面凸凹ができることも確認され、平均表面粗さはRa>10nmとなる。ドーズ量が1E15cm-2以下である場合は平均表面粗さはRa<2nmとなるため、ドーズ量が2E15cm-2以上である場合には、1E15cm-2以下である場合と比較して表面平坦性が著しく悪化していることが確認された。なお、室温とは具体的には100℃以下の温度のことをいう。なお、本願発明では、室温以上の温度であって従来よりも低い温度で加熱を行いながらイオン注入を行ってもよい。具体的には、300℃以下の温度でイオン注入を行うと、結晶性の劣化を抑制することができるとともに、製造コストを従来よりも削減することができる。
表面平坦性の悪化は、素子耐圧の悪化、チャンネル移動度の低下およびチャンネル抵抗の増大を引き起こし、大きな問題となる。PはNに比べて重く大きな元素であるので、Nの場合よりも大きな損傷を炭化珪素単結晶に与えるため、Nの場合よりも小さなドーズ量でも結晶を破壊し、欠陥密度が高くなると考えられる。
以上の結果から、前記室温におけるイオン注入によって実現できるシート抵抗の値から、室温注入によって形成可能な低RonのMISFET半導体素子を見い出した。
(実施例)
以下では、図1に示す本実施形態の半導体装置の製造方法について説明する。まず、シランとプロパンを原料ガスとし、水素をキャリアガスとして用いたCVDエピタキシャル成長を行うことにより、n+基板13上に厚さd1=15μmのドリフト領域1を形成した。このエピタキシャル成長時には、窒素Nを濃度n1=6E15cm-3でドーピングした。なお、ドリフト領域1とn+基板13との間に、ドリフト領域1よりも高濃度のP型不純物、例えば1E17cm-3の窒素をドーピングしたバッファー層(図示せず)を5μmの厚さで形成すると、より耐圧を高くすることができる。
以下では、図1に示す本実施形態の半導体装置の製造方法について説明する。まず、シランとプロパンを原料ガスとし、水素をキャリアガスとして用いたCVDエピタキシャル成長を行うことにより、n+基板13上に厚さd1=15μmのドリフト領域1を形成した。このエピタキシャル成長時には、窒素Nを濃度n1=6E15cm-3でドーピングした。なお、ドリフト領域1とn+基板13との間に、ドリフト領域1よりも高濃度のP型不純物、例えば1E17cm-3の窒素をドーピングしたバッファー層(図示せず)を5μmの厚さで形成すると、より耐圧を高くすることができる。
次に、ドリフト領域1の上にマスク(図示せず)を形成してAlイオンを打ち込み、深さ0.4μm、平均2.5E18cm-2のドーピング濃度の第2の半導体領域4を形成した。前記平均濃度が前記深さで達成できるように、イオン注入のエネルギーを選んで多段注入した。例えば、30〜350KeVのエネルギーで4段の注入を行った。この場合のドーズ量はn2・d2=1E14cm-2であった。イオン注入は加熱せずに、水冷された試料ホルダーを用い、室温に保たれた状態で行われた。第2の半導体領域4打ち込みのためのマスクの開口部は、17μm×17μmの□で、第2の半導体領域4は17μm×17μmの単位セルを構成しており、これらの単位セルが集積化されて、全体のスイッチング素子が形成されている。
次に、別のマスク(図示せず)を形成し、第2の半導体領域4中にNイオンを注入し、深さ0.2μm、平均濃度6E19cm-3のソース領域5を形成した。平均濃度が前記深さで達成できるように、イオン注入のエネルギーを選んで多段注入した。例えば、30〜120keVのエネルギーで3段の注入を行った。この場合のドーズ量はn3・d3=1.2E15cm-2であった。ソース領域5のイオン注入も室温に保たれた状態で行われた。ここで、ソース電極2の端部と第3の半導体領域5の端部との間の長さLsは1μmとした。
第2の半導体領域4のイオン注入およびソース領域のイオン注入を室温で行った後に、Ar雰囲気で1700℃で30分のアニールを行って、ドーパントを活性化させて、イオン中の損傷を回復させた。このアニール処理により、ソース領域は導電性を示して低抵抗となり、この場合のシート抵抗は800Ω/□以下の値を示した。
単位セルの間隙3は3μmとした。第2の半導体領域4中に、外周部にMISFETチャンネル部分10を残して、ソース領域5を形成している。ここで、前記MISFETチャンネルの長さLch=1μmとした。前記単位セルサイズを20μm×20μm以下に設定した。この時、ソース電極6の端部から第1導電型の第3の半導体領域5の端部までの長さ(チャンネルまでのソース領域の距離)Lsを1μm以下に設定した。これにより、Rshが小さく保たれ、ソース電極6が、第2の半導体領域4とオーミック接合を形成している領域11と、ソース領域5とオーミック接合を形成する領域12を十分に広く確保できた。ソース電極6の端部から第1導電型の第3の半導体領域5までの距離をLs<1μmと短くすることにより、ソース領域5の素子全体抵抗Ronの成分Rshが十分小さく0.2mΩcm2以下となり、基板の抵抗値1mΩcm2に比べて小さく、無視できる値になることを確認した。
前記炭化珪素MISFETでは、耐圧が1000V以上を示し、Ronとして6mΩcm2が観測された。
なお、本実施例において、第2の半導体領域4にはAlイオンを、ソース領域5にNイオンを注入する場合には、n2・d2+n3・d3=1E14+1.2E15=1.3E15である場合を示した。しかしながら、上述したように、2E14cm-2<(d2×n2+d3×n3)<2E15cm-2の範囲で、かつ、前記Lsの長さが1μm以下、単位セルサイズが20μm×20μm以下の場合は、Rsh(Ron)が十分小さくなることを確認した。5E14cm-2<(d2×n2+d3×n3)<2E15cm-2の範囲でRsh<0.2mΩcm2となり、シート抵抗は十分小さかった。2E15cm-2<(d2×n2+d3×n3)<4E15cm-2の範囲では、アニール後の表面の平坦度が得られず、Ra=8nm以上の平坦度となり、この表面を利用して形成したMISFETのチャンネル抵抗Rchが増大して、MISFET全体のRonは10mΩcm2程度まで増大してしまった。さらに、凸凹表面に形成した酸化膜の絶縁性の歩留まりが低下し、2E15cm-2<(d2×n2+d3×n3)の範囲では、本実施形態の範囲の値に比べて、歩留まりが10%以上低下することを確認した。特に最適なのは、5E14cm-2<(d2×n2+d3×n3)<2E15cm-2の範囲でRsh<0.2mΩcm2となり、基板の抵抗値1mΩcm2に比べて小さく無視できる値になることを確認した。この場合のアニール後のイオン注入領域の表面の平坦性は、Ra<2nmで非常に平坦であった。MISFET全体のRonは6mΩcm2以下であった。ここで、Ls>1μmまたは単位セルサイズが20μm×20μm以上の場合は、10mΩcm2以上のRonとなり、MISFETの抵抗が増大してしまい、パワーデバイスとして特性劣化してしまうことを確認した。
また、第2の半導体領域4へはAlまたはBイオンを注入し、ソース領域5へはPイオンを注入する場合には、2E14cm-2<(d2×n2+d3×n3)<2E15cm-2の範囲で、前記Lsの長さが1μm以下であり、かつ、単位セルサイズが20μm×20μm以下の場合は、同様にRshが十分小さくなることを確認した。5E14cm-2<(d2×n2+d3×n3)<1E15cm-2の範囲では、Rsh<0.2mΩcm2となり、シート抵抗は十分小さかったが、1E15cm-2<(d2×n2+d3×n3)<2E15cm-2の範囲では、アニール後の表面の平坦度が得られず、平均表面粗さRa=8nm程度の平坦度となり、この表面を利用して形成したMISFETのチャンネル抵抗Rchが増大して、MISFET全体のRonは10mΩcm2程度まで増大してしまった。さらに、凸凹表面に形成した酸化絶縁膜の絶縁性の歩留まりが低下し、1E15cm-2< (d2×n2+d3×n3)の範囲では、本発明の範囲に比べて、歩留まりが10%以上低下することを確認した。Pをソース領域に打ち込んだ場合に特に最適なのは、5E14cm-2<(d2×n2+d3×n3)<1E15cm-2の範囲でRsh<0.2mΩcm2となり、基板の抵抗値1mΩcm2に比べて小さく無視できる値になることを確認した。この場合のアニール後のイオン注入領域の表面の平坦性は、Ra<2nmで非常に平坦であった。MISFET全体のRonは6mΩcm2以下であった。ここで、Ls>1μmまたは単位セルサイズが20μm×20μm以上の場合はRonが10mΩcm2以上まで増大してしまい、パワーデバイスとして特性劣化してしまうことを確認した。
以上ではMISFETに関して説明したが、他のスイッチング素子、例えば、JFETやSIT等に関しても、本発明が有効であることを確認した。特にイオン注入により形成される領域を含む構造のスイッチング素子について本発明は有効である。
また、上述の説明では、第2の半導体領域4の表面の形が正方形の場合について説明したが、前記第2の半導体領域4の表面の形が長方形であってもよく、一方が非常に長いストライプ型の形状を有していてもよい。この場合、本発明の構造は、第2の半導体領域4の表面の少なくとも一辺が20μmよりも小さい場合に有効であった。
本発明の炭化珪素半導体装置およびその製造方法は、高温を必要としない注入プロセスにより、スループットが良く、低損失のスイッチング素子を形成することができる。したがって、例えばモータを駆動する低損失インバータを安価に形成することが可能となり、省エネルギー推進に寄与する点で、産業上の利用可能性は高い。
1 ドレイン領域
1 半導体領域
2 ソース電極
3 間隙
4 第2の半導体領域
5 第3の半導体領域
6 ソース電極
7 絶縁膜
8 ゲート電極
9 ドレイン電極
11 領域
12 領域
13 基板
14 炭化珪素層
1 半導体領域
2 ソース電極
3 間隙
4 第2の半導体領域
5 第3の半導体領域
6 ソース電極
7 絶縁膜
8 ゲート電極
9 ドレイン電極
11 領域
12 領域
13 基板
14 炭化珪素層
Claims (6)
- 複数の単位セルを有する炭化珪素半導体装置であって、
前記単位セルは、
炭化珪素層の一部に形成され、平均不純物濃度n1を有する第1導電型の第1の半導体領域と、
前記第1の半導体領域の表面部分に、互いに間隙をおいて並べられた、深さd2で平均不純物濃度n2を有する複数の第2導電型の第2の半導体領域と、
前記第2の半導体領域の表面部分の一部に、深さd3で、平均不純物濃度n3を有する第1導電型の第3の半導体領域と、
前記第3の半導体領域に接するソース電極と、
前記第2の半導体領域の表面に形成された絶縁膜と、
前記絶縁膜の上に形成されたゲート電極とを有し、
前記単位セルにおいて、前記ソース電極端と前記第3の半導体領域端との間の長さが1μmよりも小さく、
前記炭化珪素層の表面において、第2の半導体領域の占める領域のうちの少なくとも一辺が20μmよりも小さく、
前記不純物濃度n2、n3および深さd2、d3に関して、2E14cm-2<(d2×n2+d3×n3)<2E15cm-2の条件を満足する、炭化珪素半導体装置。 - 前記第2の半導体領域にはアルミニウムが注入され、
前記第3の半導体領域には窒素が注入され、
前記不純物濃度n1、n2および深さd2、d3に関して、5E14cm-2<d2×n2+d3×n3<2E15cm-2の条件を満足する、請求項1記載の炭化珪素半導体装置。 - 前記第2の半導体領域にはアルミニウムが注入され、
前記第3の半導体領域にはリンが注入され、
前記不純物濃度n1、n2および深さd2、d3に関して、5E14cm-2<(d2×n2+d3×n3)<1E15cm-2の条件を満足する、請求項1記載の炭化珪素半導体装置。 - 複数の単位セルを有する炭化珪素半導体装置の製造方法であって、
半導体基板上に、平均不純物濃度n1の第1導電型の不純物を含む第1の半導体領域をエピタキシャル成長させる工程(a)と、
300℃以下の温度で第1のイオン注入を行うことにより、前記第1の半導体領域の表面部分に、互いに間隙をおいて、深さd2で平均不純物濃度n2を有する第2導電型の第2の半導体領域を複数形成する工程(b)と、
300℃以下の温度で第2のイオン注入を行うことにより、前記第2の半導体領域の表面部分の表面部分に、深さd3で、平均不純物濃度n3を有する第1導電型の第3の半導体領域を形成する工程(c)と、
前記工程(b)、(c)の後に、熱処理を行う工程(d)と、
前記第3の半導体領域に接するソース電極を形成する工程(e)と、
前記第2の半導体領域の表面に絶縁膜を形成する工程(f)と、
前記絶縁膜の上にゲート電極を形成する工程(g)とを備え、
前記単位セルにおいて、前記ソース電極端と前記第3の半導体領域端との間を1μmよりも小さく形成し、
前記炭化珪素層の上面において、前記第2の半導体領域占める領域のうちの少なくとも一辺を20μmよりも小さくなるように形成し、
前記不純物濃度n2、n3および深さd2、d3に関して、2E14cm-2<(d2×n2+d3×n3)<2E15cm-2の条件を満足する、炭化珪素半導体装置の製造方法。 - 前記工程(b)では、前記第1のイオン注入によってアルミニウムを注入し、
前記工程(c)では、前記第2のイオン注入によって窒素を注入し、
前記不純物濃度n1、n2および深さd2、d3に関して、5E14cm-2<(d2×n2+d3×n3)<2E15cm-2の条件を満足する、請求項4記載の炭化珪素半導体装置の製造方法。 - 前記工程(b)では、前記第1のイオン注入によってアルミニウムを注入し、
前記工程(c)では、前記第2のイオン注入によってリンを注入し、
前記不純物濃度n1、n2および深さd2、d3に関して、5E14cm-2<(d2×n2+d3×n3)<1E15cm-2の条件を満足する、請求項4記載の炭化珪素半導体装置の製造方法。
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-
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