JPH0845926A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0845926A JPH0845926A JP17430894A JP17430894A JPH0845926A JP H0845926 A JPH0845926 A JP H0845926A JP 17430894 A JP17430894 A JP 17430894A JP 17430894 A JP17430894 A JP 17430894A JP H0845926 A JPH0845926 A JP H0845926A
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- hydrogen
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 層間膜からトランジスタへのリンや水分の侵
入を防止し、しかもトランジスタの水素化が十分な半導
体装置およびその製造方法を提供すること。 【構成】 トランジスタのゲート電極１１の上に、この
ゲート電極１１のフォトリソグラフィー加工時の反射防
止層となる水素供給源層２０が設けてある。水素供給源
層が、水素を含むＳｉＯx Ｎy 膜または水素を含むＳｉ
x Ｎy 膜であることが好ましい。水素供給源層２０の上
に、バリア層２２が設けてあることが好ましい。バリア
層２２は、低圧ＣＶＤによる窒化シリコン膜またはＥＣ
Ｒ−ＣＶＤによる窒化シリコン膜であることが好まし
い。バリア層２２の上には、層間膜２４が成膜される。
入を防止し、しかもトランジスタの水素化が十分な半導
体装置およびその製造方法を提供すること。 【構成】 トランジスタのゲート電極１１の上に、この
ゲート電極１１のフォトリソグラフィー加工時の反射防
止層となる水素供給源層２０が設けてある。水素供給源
層が、水素を含むＳｉＯx Ｎy 膜または水素を含むＳｉ
x Ｎy 膜であることが好ましい。水素供給源層２０の上
に、バリア層２２が設けてあることが好ましい。バリア
層２２は、低圧ＣＶＤによる窒化シリコン膜またはＥＣ
Ｒ−ＣＶＤによる窒化シリコン膜であることが好まし
い。バリア層２２の上には、層間膜２４が成膜される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、さらに詳しくは、層間膜からトランジ
スタへのリンや水分の侵入を防止し、しかもトランジス
タの水素化が十分な半導体装置およびその製造方法に関
する。
製造方法に係り、さらに詳しくは、層間膜からトランジ
スタへのリンや水分の侵入を防止し、しかもトランジス
タの水素化が十分な半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】半導体基板上に形成されたＭＯＳトラン
ジスタ上の層間膜として、たとえばＢＰＳＧ（ボロンお
よびリンがドープしてあるＳｉＯ2 ）膜が用いられてい
る。ＢＰＳＧ膜は、平坦性に優れているが、高濃度のリ
ンがドープしてあるので、半導体基板を熱処理する場合
に、ＢＰＳＧ膜に含まれるリンが、下地のトランジスタ
へ拡散し、ボロンがドープしてあるポリシリコン膜（リ
ンドープのゲートポリシリコンとボロンドープのゲート
ポリシリコンとが用いられる場合）のシート抵抗を上げ
る。また、ＢＰＳＧ膜に含まれるリンが拡散して、トラ
ンジスタ直下の不純物プロファイルを変化させるなどの
問題点もある。
ジスタ上の層間膜として、たとえばＢＰＳＧ（ボロンお
よびリンがドープしてあるＳｉＯ2 ）膜が用いられてい
る。ＢＰＳＧ膜は、平坦性に優れているが、高濃度のリ
ンがドープしてあるので、半導体基板を熱処理する場合
に、ＢＰＳＧ膜に含まれるリンが、下地のトランジスタ
へ拡散し、ボロンがドープしてあるポリシリコン膜（リ
ンドープのゲートポリシリコンとボロンドープのゲート
ポリシリコンとが用いられる場合）のシート抵抗を上げ
る。また、ＢＰＳＧ膜に含まれるリンが拡散して、トラ
ンジスタ直下の不純物プロファイルを変化させるなどの
問題点もある。
【０００３】また、層間膜として、オゾンＴＥＯＳ−Ｃ
ＶＤ法により成膜されるＮＳＧ（ノンドープＳｉＯ2 ）
を用いる場合もあるが、その場合には、半導体基板の熱
処理により、膜中に含まれる水分が下地のトランジスタ
方向に拡散し、トランジスタの特性劣化を生じさせるお
それがある。
ＶＤ法により成膜されるＮＳＧ（ノンドープＳｉＯ2 ）
を用いる場合もあるが、その場合には、半導体基板の熱
処理により、膜中に含まれる水分が下地のトランジスタ
方向に拡散し、トランジスタの特性劣化を生じさせるお
それがある。
【０００４】
【発明が解決しようとする課題】前述した下地トランジ
スタへのリンの拡散および水分の拡散を防止する層間膜
として、低圧ＣＶＤによるＳｉＮ膜（窒化シリコン膜）
が知られている。低圧ＣＶＤによるＳｉＮ膜を用いた半
導体装置の要部を図１５に示す。図１５に示す半導体装
置では、単結晶シリコン製半導体基板２の表面に、素子
分離領域（ＬＯＣＯＳ）４が素子分離パターンで形成し
てあり、ＬＯＣＯＳ４により囲まれた半導体基板２の表
面上に、ゲート絶縁膜６およびゲート電極８，１０（ポ
リシリコン膜８とタングステンシリサイド膜１０とのポ
リサイド構造）が形成してある。
スタへのリンの拡散および水分の拡散を防止する層間膜
として、低圧ＣＶＤによるＳｉＮ膜（窒化シリコン膜）
が知られている。低圧ＣＶＤによるＳｉＮ膜を用いた半
導体装置の要部を図１５に示す。図１５に示す半導体装
置では、単結晶シリコン製半導体基板２の表面に、素子
分離領域（ＬＯＣＯＳ）４が素子分離パターンで形成し
てあり、ＬＯＣＯＳ４により囲まれた半導体基板２の表
面上に、ゲート絶縁膜６およびゲート電極８，１０（ポ
リシリコン膜８とタングステンシリサイド膜１０とのポ
リサイド構造）が形成してある。
【０００５】そして、ゲート電極８，１０およびＬＯＣ
ＯＳ４を覆うように、低圧ＣＶＤによるＳｉＮ膜１２が
成膜してあり、その上に、層間膜１４として、ＢＰＳＧ
膜あるいはオゾンＴＥＯＳによるＮＳＧ膜が成膜してあ
る。図１５に示す構造の半導体装置では、ＢＰＳＧ膜で
構成された層間膜１４からのリンの拡散を、ＳｉＮ膜１
２でブロックすることができる。また、層間膜１４がオ
ゾンＴＥＯＳ／ＮＳＧ膜であっても、ＮＳＧ膜からの水
分の透過をＳｉＮ膜１２でブロックすることができる。
ＯＳ４を覆うように、低圧ＣＶＤによるＳｉＮ膜１２が
成膜してあり、その上に、層間膜１４として、ＢＰＳＧ
膜あるいはオゾンＴＥＯＳによるＮＳＧ膜が成膜してあ
る。図１５に示す構造の半導体装置では、ＢＰＳＧ膜で
構成された層間膜１４からのリンの拡散を、ＳｉＮ膜１
２でブロックすることができる。また、層間膜１４がオ
ゾンＴＥＯＳ／ＮＳＧ膜であっても、ＮＳＧ膜からの水
分の透過をＳｉＮ膜１２でブロックすることができる。
【０００６】ところが、図１５に示す構造では、トラン
ジスタを構成するシリコン製半導体基板２の表面のチャ
ネル部を構成するシリコンの未結合手（ダングリングボ
ンド）を水素で終端させるために、水素化処理する際
に、水素の侵入をＳｉＮ膜１２がブロックしてしまうと
言う課題を有する。水素化処理は、たとえば半導体基板
を水素雰囲気中で熱処理することなどで行う。水素化に
際し、水素の侵入をＳｉＮ膜１２がブロックしてしまう
ので、水素は、図１５に示すように、層間膜１４に形成
されたコンタクトホール１６を通して遠回りに導入さ
れ、水素化が不十分になるおそれがある。水素化が不十
分であると、シリコンの未結合手によりキャリアがトラ
ップされ、トランジスタ特性が劣化するおそれがある。
ジスタを構成するシリコン製半導体基板２の表面のチャ
ネル部を構成するシリコンの未結合手（ダングリングボ
ンド）を水素で終端させるために、水素化処理する際
に、水素の侵入をＳｉＮ膜１２がブロックしてしまうと
言う課題を有する。水素化処理は、たとえば半導体基板
を水素雰囲気中で熱処理することなどで行う。水素化に
際し、水素の侵入をＳｉＮ膜１２がブロックしてしまう
ので、水素は、図１５に示すように、層間膜１４に形成
されたコンタクトホール１６を通して遠回りに導入さ
れ、水素化が不十分になるおそれがある。水素化が不十
分であると、シリコンの未結合手によりキャリアがトラ
ップされ、トランジスタ特性が劣化するおそれがある。
【０００７】本発明は、このような実状に鑑みてなさ
れ、層間膜からトランジスタへのリンや水分の侵入を防
止し、しかもトランジスタの水素化が十分な半導体装置
およびその製造方法を提供することを目的とする。
れ、層間膜からトランジスタへのリンや水分の侵入を防
止し、しかもトランジスタの水素化が十分な半導体装置
およびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、トランジスタの一部を
構成する導電層の上に、この導電層のフォトリソグラフ
ィー加工時の反射防止層となる水素供給源層が設けてあ
る。
に、本発明に係る半導体装置は、トランジスタの一部を
構成する導電層の上に、この導電層のフォトリソグラフ
ィー加工時の反射防止層となる水素供給源層が設けてあ
る。
【０００９】上記導電層は、たとえばトランジスタのゲ
ート電極である。トランジスタがボトムゲート型薄膜ト
ランジスタ（ＴＦＴ）である場合には、上記導電層は、
たとえばソース・ドレイン領域およびチャネル領域が形
成される半導体層である。上記水素供給源層が、水素を
含むＳｉx Ｏy Ｎz 膜（以下、「Ｓｉx Ｏy Ｎz：Ｈ
膜」とも言う）および水素を含むＳｉx Ｎy 膜（以下、
「Ｓｉx Ｎy ：Ｈ膜」とも言う）のうちのいずれかであ
ることが好ましい。これらの膜は、水素含有量が、１０
atom％以上、好ましくは１５atom％以上、さらに好まし
くは２０atom％以上である。
ート電極である。トランジスタがボトムゲート型薄膜ト
ランジスタ（ＴＦＴ）である場合には、上記導電層は、
たとえばソース・ドレイン領域およびチャネル領域が形
成される半導体層である。上記水素供給源層が、水素を
含むＳｉx Ｏy Ｎz 膜（以下、「Ｓｉx Ｏy Ｎz：Ｈ
膜」とも言う）および水素を含むＳｉx Ｎy 膜（以下、
「Ｓｉx Ｎy ：Ｈ膜」とも言う）のうちのいずれかであ
ることが好ましい。これらの膜は、水素含有量が、１０
atom％以上、好ましくは１５atom％以上、さらに好まし
くは２０atom％以上である。
【００１０】上記水素供給源層の上に、バリア層が設け
てあることが好ましい。上記バリア層は、たとえば低圧
ＣＶＤによる窒化シリコン膜またはＥＣＲ−ＣＶＤによ
る窒化シリコン膜で構成することができる。本発明に係
る半導体装置の製造方法は、導電層上に、反射防止層を
兼ねた水素供給源層を形成する工程と、上記水素供給源
層の上に、レジスト膜を成膜する工程と、フォトリソグ
ラフィー加工を行い、上記レジスト膜を所定パターンに
加工する工程と、上記所定パターンに加工されたレジス
ト膜をマスクとして、上記導電層をエッチング加工する
工程とを有し、上記水素供給源層の光学定数および膜厚
が、フォトリソグラフィー時の定在波効果を最小にする
ように決定してある。
てあることが好ましい。上記バリア層は、たとえば低圧
ＣＶＤによる窒化シリコン膜またはＥＣＲ−ＣＶＤによ
る窒化シリコン膜で構成することができる。本発明に係
る半導体装置の製造方法は、導電層上に、反射防止層を
兼ねた水素供給源層を形成する工程と、上記水素供給源
層の上に、レジスト膜を成膜する工程と、フォトリソグ
ラフィー加工を行い、上記レジスト膜を所定パターンに
加工する工程と、上記所定パターンに加工されたレジス
ト膜をマスクとして、上記導電層をエッチング加工する
工程とを有し、上記水素供給源層の光学定数および膜厚
が、フォトリソグラフィー時の定在波効果を最小にする
ように決定してある。
【００１１】上記導電層は、たとえばトランジスタのゲ
ート電極である。本発明の方法は、ＴＦＴにも適用する
ことができる。ボトムゲート型ＴＦＴの場合には、上記
導電層は、ＴＦＴのソース・ドレイン領域およびチャネ
ルが形成される半導体層となる。
ート電極である。本発明の方法は、ＴＦＴにも適用する
ことができる。ボトムゲート型ＴＦＴの場合には、上記
導電層は、ＴＦＴのソース・ドレイン領域およびチャネ
ルが形成される半導体層となる。
【００１２】上記水素供給源層は、水素を含むＳｉx Ｏ
y Ｎz 膜および水素を含むＳｉx Ｎ y 膜のうちのいず
れかで構成することができる。上記導電層がエッチング
加工された後に、水素供給源層の上に、バリア層を形成
する工程をさらに有することが好ましい。
y Ｎz 膜および水素を含むＳｉx Ｎ y 膜のうちのいず
れかで構成することができる。上記導電層がエッチング
加工された後に、水素供給源層の上に、バリア層を形成
する工程をさらに有することが好ましい。
【００１３】上記バリア層は、たとえば低圧ＣＶＤによ
る窒化シリコン膜またはＥＣＲ−ＣＶＤによる窒化シリ
コン膜で構成することができる。少なくとも上記水素供
給源層が形成された後の工程で、水素雰囲気下で熱処理
する工程をさらに有することが好ましい。
る窒化シリコン膜またはＥＣＲ−ＣＶＤによる窒化シリ
コン膜で構成することができる。少なくとも上記水素供
給源層が形成された後の工程で、水素雰囲気下で熱処理
する工程をさらに有することが好ましい。
【００１４】
【作用】本発明に係る半導体装置およびその製造方法で
は、トランジスタの一部を構成する導電層の上に、この
導電層のフォトリソグラフィー加工時の反射防止層とな
る水素供給源層を設ける。導電層は、たとえばゲート電
極である。ゲート電極のフォトリソグラフィー加工時
に、水素供給源層が、反射防止効果を有するので、定在
波効果による線幅の変動が少なく、微細パターンを形成
することができる。導電層が、ＴＦＴの半導体層である
場合にも、同様にして線幅の変動が少なく微細パターン
を形成することができる。
は、トランジスタの一部を構成する導電層の上に、この
導電層のフォトリソグラフィー加工時の反射防止層とな
る水素供給源層を設ける。導電層は、たとえばゲート電
極である。ゲート電極のフォトリソグラフィー加工時
に、水素供給源層が、反射防止効果を有するので、定在
波効果による線幅の変動が少なく、微細パターンを形成
することができる。導電層が、ＴＦＴの半導体層である
場合にも、同様にして線幅の変動が少なく微細パターン
を形成することができる。
【００１５】デザインルールの縮小に伴い、光リソグラ
フィにおける露光波長はｇ線（４３６ｎｍ）→ｉ線（３
６５ｎｍ）→ＫｒＦエキシマレーザー（２４８ｎｍ）と
短波長化されているが、多重干渉（定在波効果）の影響
は、露光波長の短波長化により大きくなる。本発明で
は、パターン加工される導電層の上に、反射防止効果を
有する水素供給源層が形成してあるので、光吸収作用と
位相の打ち消し作用とにより、レジスト膜の厚さが変化
しても、レジスト膜の内部で吸収される光量を一定に
し、定在波効果を抑制し、線幅の変動を抑えることがで
きる。
フィにおける露光波長はｇ線（４３６ｎｍ）→ｉ線（３
６５ｎｍ）→ＫｒＦエキシマレーザー（２４８ｎｍ）と
短波長化されているが、多重干渉（定在波効果）の影響
は、露光波長の短波長化により大きくなる。本発明で
は、パターン加工される導電層の上に、反射防止効果を
有する水素供給源層が形成してあるので、光吸収作用と
位相の打ち消し作用とにより、レジスト膜の厚さが変化
しても、レジスト膜の内部で吸収される光量を一定に
し、定在波効果を抑制し、線幅の変動を抑えることがで
きる。
【００１６】本発明では、トランジスタのゲート電極ま
たは半導体層となる導電層の上に、反射防止効果を有す
る水素供給源層を、導電層のパターン加工後にもそのま
ま残す。そして、その後の工程で、トランジスタの特性
を向上させるための水素化処理を行う際に、水素供給源
層に含まれる水素が、トランジスタのチャネルを構成す
る半導体基板あるいは半導体層まで良好に到達し、半導
体基板または半導体層を構成するシリコンの未結合手を
終端させ、トランジスタの特性を向上させる。
たは半導体層となる導電層の上に、反射防止効果を有す
る水素供給源層を、導電層のパターン加工後にもそのま
ま残す。そして、その後の工程で、トランジスタの特性
を向上させるための水素化処理を行う際に、水素供給源
層に含まれる水素が、トランジスタのチャネルを構成す
る半導体基板あるいは半導体層まで良好に到達し、半導
体基板または半導体層を構成するシリコンの未結合手を
終端させ、トランジスタの特性を向上させる。
【００１７】このような反射防止効果を有する水素供給
源層としては、Ｓｉx Ｏy Ｎz ：Ｈ膜またはＳｉ
x Ｎy ：Ｈ膜が好ましく用いられる。Ｓｉx Ｏy Ｎz ：
Ｈ膜は、ＳｉＨ4 、Ｎ2 Ｏ、Ｎ2 、ＮＨ3 等を用いて、
たとえばＣＶＤ法または反応性スパッタ法、または、Ｅ
ＣＲプラズマＣＶＤあるいはバイアスＥＣＲプラズマＣ
ＶＤなどのプラズマＣＶＤ法により成膜される。特に、
Ｓｉx Ｏy Ｎz ：Ｈ膜は、水素の含有量が、約２０atom
％と多く、水素供給源層として好ましく利用することが
できる。ちなみに、プラズマＣＶＤによる酸化シリコン
膜の水素含有量は、数atom％程度である。
源層としては、Ｓｉx Ｏy Ｎz ：Ｈ膜またはＳｉ
x Ｎy ：Ｈ膜が好ましく用いられる。Ｓｉx Ｏy Ｎz ：
Ｈ膜は、ＳｉＨ4 、Ｎ2 Ｏ、Ｎ2 、ＮＨ3 等を用いて、
たとえばＣＶＤ法または反応性スパッタ法、または、Ｅ
ＣＲプラズマＣＶＤあるいはバイアスＥＣＲプラズマＣ
ＶＤなどのプラズマＣＶＤ法により成膜される。特に、
Ｓｉx Ｏy Ｎz ：Ｈ膜は、水素の含有量が、約２０atom
％と多く、水素供給源層として好ましく利用することが
できる。ちなみに、プラズマＣＶＤによる酸化シリコン
膜の水素含有量は、数atom％程度である。
【００１８】また、Ｓｉx Ｏy Ｎz ：Ｈ膜は、図１３に
示すように、成膜条件（特にＳｉＨ 4 の流量比）を変え
ることにより、波長２４８ｎｍあるいはその他の波長に
おいての光学定数のｎ（屈折率の実数部）、ｋ（屈折率
の虚部）を大きく変化させることができる。このため、
下地膜の種類に応じて光学定数および膜厚を変化させる
ことで、最適な反射防止層として好ましく用いることが
できる。
示すように、成膜条件（特にＳｉＨ 4 の流量比）を変え
ることにより、波長２４８ｎｍあるいはその他の波長に
おいての光学定数のｎ（屈折率の実数部）、ｋ（屈折率
の虚部）を大きく変化させることができる。このため、
下地膜の種類に応じて光学定数および膜厚を変化させる
ことで、最適な反射防止層として好ましく用いることが
できる。
【００１９】トランジスタの一部を構成する導電層の上
に上述したような水素供給源層を成膜し、トランジスタ
の周囲を、低圧ＣＶＤによる窒化シリコン膜などのバリ
ア層で覆った半導体装置およびその製造方法では、トラ
ンジスタの上に成膜される層間膜からトランジスタへの
リンや水分の拡散を、バリア層で阻止することができ
る。ところが、バリア層は、水素または水素ラジカル雰
囲気中での熱処理による水素化処理に際し、外部からの
水素の透過をバリアする膜ともなるので、従来の半導体
装置では、特にチャネル部の水素化が不十分となるおそ
れがあった。
に上述したような水素供給源層を成膜し、トランジスタ
の周囲を、低圧ＣＶＤによる窒化シリコン膜などのバリ
ア層で覆った半導体装置およびその製造方法では、トラ
ンジスタの上に成膜される層間膜からトランジスタへの
リンや水分の拡散を、バリア層で阻止することができ
る。ところが、バリア層は、水素または水素ラジカル雰
囲気中での熱処理による水素化処理に際し、外部からの
水素の透過をバリアする膜ともなるので、従来の半導体
装置では、特にチャネル部の水素化が不十分となるおそ
れがあった。
【００２０】本発明では、バリア層の下に水素供給源層
が成膜されるので、水素化用熱処理に際し、水素供給源
層から水素が供給されるので、水素化が不十分になるこ
ともない。また、バリア層は、水素供給源層またはトラ
ンジスタから水素が外部に逃げることも防止することが
できる。
が成膜されるので、水素化用熱処理に際し、水素供給源
層から水素が供給されるので、水素化が不十分になるこ
ともない。また、バリア層は、水素供給源層またはトラ
ンジスタから水素が外部に逃げることも防止することが
できる。
【００２１】
【実施例】以下、本発明に係る半導体装置およびその製
造方法を、図面に示す実施例に基づき、詳細に説明す
る。図１，２に示すように、本発明の一実施例に係る半
導体装置では、単結晶シリコン製半導体基板２の表面
に、素子分離領域（ＬＯＣＯＳ）４が素子分離パターン
で形成してあり、ＬＯＣＯＳ４により囲まれた半導体基
板２の表面上に、ゲート絶縁膜６およびゲート電極１１
（導電層）が形成してある。本実施例では、ゲート電極
１１は、ポリシリコン膜８とタングステンシリサイド膜
１０とのポリサイド構造であるが、これに限らず、ポリ
シリコン膜単独で構成することもできる。
造方法を、図面に示す実施例に基づき、詳細に説明す
る。図１，２に示すように、本発明の一実施例に係る半
導体装置では、単結晶シリコン製半導体基板２の表面
に、素子分離領域（ＬＯＣＯＳ）４が素子分離パターン
で形成してあり、ＬＯＣＯＳ４により囲まれた半導体基
板２の表面上に、ゲート絶縁膜６およびゲート電極１１
（導電層）が形成してある。本実施例では、ゲート電極
１１は、ポリシリコン膜８とタングステンシリサイド膜
１０とのポリサイド構造であるが、これに限らず、ポリ
シリコン膜単独で構成することもできる。
【００２２】ＬＯＣＯＳ４は、窒化シリコン膜を酸化阻
止マスクとして用いた熱酸化法により形成され、酸化シ
リコン膜で構成される。ゲート絶縁膜６は、絶縁膜であ
れば特に限定されないが、たとえば熱酸化法により形成
される酸化シリコン膜で構成される。ゲート電極１１
と、ゲート絶縁膜６と、半導体基板２の表面に形成され
たソース・ドレイン領域とでＭＯＳトランジスタが構成
される。
止マスクとして用いた熱酸化法により形成され、酸化シ
リコン膜で構成される。ゲート絶縁膜６は、絶縁膜であ
れば特に限定されないが、たとえば熱酸化法により形成
される酸化シリコン膜で構成される。ゲート電極１１
と、ゲート絶縁膜６と、半導体基板２の表面に形成され
たソース・ドレイン領域とでＭＯＳトランジスタが構成
される。
【００２３】本実施例では、ポリサイド構造のゲート電
極１１の上に、反射防止効果を有する水素供給源層２０
が成膜してある。水素供給源層２０は、Ｓｉx Ｏ
y Ｎz ：Ｈ膜またはＳｉx Ｎy ：Ｈ膜などで構成され
る。これらの膜は、水素含有量が、１０atom％以上、好
ましくは１５atom％以上、さらに好ましくは２０atom％
以上である。Ｓｉx Ｏy Ｎz ：Ｈ膜は、ＳｉＨ4 、Ｎ2
Ｏ、Ｎ2 、ＮＨ3 等を用いて、たとえばＣＶＤ法または
反応性スパッタ法、または、ＥＣＲプラズマＣＶＤある
いはバイアスＥＣＲプラズマＣＶＤなどのプラズマＣＶ
Ｄ法により成膜される。特に、Ｓｉx Ｏy Ｎz ：Ｈ膜
は、水素の含有量が、約２０atom％と多く、水素供給源
層として好ましく利用することができる。
極１１の上に、反射防止効果を有する水素供給源層２０
が成膜してある。水素供給源層２０は、Ｓｉx Ｏ
y Ｎz ：Ｈ膜またはＳｉx Ｎy ：Ｈ膜などで構成され
る。これらの膜は、水素含有量が、１０atom％以上、好
ましくは１５atom％以上、さらに好ましくは２０atom％
以上である。Ｓｉx Ｏy Ｎz ：Ｈ膜は、ＳｉＨ4 、Ｎ2
Ｏ、Ｎ2 、ＮＨ3 等を用いて、たとえばＣＶＤ法または
反応性スパッタ法、または、ＥＣＲプラズマＣＶＤある
いはバイアスＥＣＲプラズマＣＶＤなどのプラズマＣＶ
Ｄ法により成膜される。特に、Ｓｉx Ｏy Ｎz ：Ｈ膜
は、水素の含有量が、約２０atom％と多く、水素供給源
層として好ましく利用することができる。
【００２４】また、本実施例の水素供給源層２０は、ゲ
ート電極１１のフォトリソグラフィー加工時において、
反射防止層として機能し、定在波効果を低減し、線幅変
動を極力防止して微細パターンの形成が可能になる。こ
のような観点から、水素供給源層２０の光学定数および
膜厚は、反射防止機能を最大限に発揮するように設定さ
れる。
ート電極１１のフォトリソグラフィー加工時において、
反射防止層として機能し、定在波効果を低減し、線幅変
動を極力防止して微細パターンの形成が可能になる。こ
のような観点から、水素供給源層２０の光学定数および
膜厚は、反射防止機能を最大限に発揮するように設定さ
れる。
【００２５】本実施例の半導体装置では、水素供給源層
２０が形成されたゲート電極１１およびＬＯＣＯＳ４を
覆うように、バリア層２２が成膜してある。バリア層２
２としては、たとえば低圧ＣＶＤによる窒化シリコン膜
またはＥＣＲ−ＣＶＤによる窒化シリコン膜などで構成
され、上に成膜される層間膜２４からトランジスタへの
リンあるいは水分などの不純物の透過を防止する。この
バリア層２２を設けることで、後工程での水素化処理に
際し、外部からトランジスタのチャネル部への水素の侵
入も阻止される。しかし、本実施例では、バリア層２２
の内側に、水素供給源層２０が成膜してあるので、図２
に示すように、水素化処理に際し、この水素供給源層２
０から半導体基板２の表面のチャネル部に水素が供給さ
れるので、この部分の水素化が十分に行われる。したが
って、シリコンの未結合手が水素により良好に終端さ
れ、キャリアトラップとなることもなく、トランジスタ
の特性が向上する。
２０が形成されたゲート電極１１およびＬＯＣＯＳ４を
覆うように、バリア層２２が成膜してある。バリア層２
２としては、たとえば低圧ＣＶＤによる窒化シリコン膜
またはＥＣＲ−ＣＶＤによる窒化シリコン膜などで構成
され、上に成膜される層間膜２４からトランジスタへの
リンあるいは水分などの不純物の透過を防止する。この
バリア層２２を設けることで、後工程での水素化処理に
際し、外部からトランジスタのチャネル部への水素の侵
入も阻止される。しかし、本実施例では、バリア層２２
の内側に、水素供給源層２０が成膜してあるので、図２
に示すように、水素化処理に際し、この水素供給源層２
０から半導体基板２の表面のチャネル部に水素が供給さ
れるので、この部分の水素化が十分に行われる。したが
って、シリコンの未結合手が水素により良好に終端さ
れ、キャリアトラップとなることもなく、トランジスタ
の特性が向上する。
【００２６】バリア層２２の上には、層間膜２４が成膜
される。層間膜２４としては、絶縁膜であれば特に限定
されないが、ＢＰＳＧ膜、ＰＳＧ膜あるいはオゾンＴＥ
ＯＳによるＮＳＧ膜などで構成される。層間膜２４に
は、半導体基板のソース・ドレイン領域に臨むコンタク
トホール２６が形成され、コンタクトホール２６には、
配線用ポリシリコン膜などが埋め込まれる。
される。層間膜２４としては、絶縁膜であれば特に限定
されないが、ＢＰＳＧ膜、ＰＳＧ膜あるいはオゾンＴＥ
ＯＳによるＮＳＧ膜などで構成される。層間膜２４に
は、半導体基板のソース・ドレイン領域に臨むコンタク
トホール２６が形成され、コンタクトホール２６には、
配線用ポリシリコン膜などが埋め込まれる。
【００２７】次に、図１に示す半導体装置の製造方法に
ついて説明する。まず、図３（Ａ）に示すように、単結
晶シリコン製半導体基板２の表面に、ＬＯＣＯＳ４を素
子分離パターンで形成する。ＬＯＣＯＳ４は、たとえば
窒化シリコン膜を酸化阻止マスクとして用いた選択熱酸
化法により形成され、酸化シリコン膜で構成される。
ついて説明する。まず、図３（Ａ）に示すように、単結
晶シリコン製半導体基板２の表面に、ＬＯＣＯＳ４を素
子分離パターンで形成する。ＬＯＣＯＳ４は、たとえば
窒化シリコン膜を酸化阻止マスクとして用いた選択熱酸
化法により形成され、酸化シリコン膜で構成される。
【００２８】次に、ＬＯＣＯＳで囲まれた半導体基板２
の表面に、ゲート絶縁膜６を形成する。ゲート絶縁膜６
は、絶縁膜であれば特に限定されないが、たとえば熱酸
化法により形成される酸化シリコン膜で構成される。次
に、図３（Ｂ）に示すように、たとえばＣＶＤ法を用い
て、ゲート電極となるポリシリコン膜８およびタングス
テンシリサイド（Ｗ−Ｓｉ）膜１０を順次成膜する。そ
の上に、反射防止効果を有する水素供給源層２０を、プ
ラズマＣＶＤ法などで成膜する。水素供給源層２０とし
て、Ｓｉx Ｏy Ｎz ：Ｈ膜を用いる場合には、以下のよ
うにして、反射防止機能が最大になるように、その膜厚
および光学定数を決定する。
の表面に、ゲート絶縁膜６を形成する。ゲート絶縁膜６
は、絶縁膜であれば特に限定されないが、たとえば熱酸
化法により形成される酸化シリコン膜で構成される。次
に、図３（Ｂ）に示すように、たとえばＣＶＤ法を用い
て、ゲート電極となるポリシリコン膜８およびタングス
テンシリサイド（Ｗ−Ｓｉ）膜１０を順次成膜する。そ
の上に、反射防止効果を有する水素供給源層２０を、プ
ラズマＣＶＤ法などで成膜する。水素供給源層２０とし
て、Ｓｉx Ｏy Ｎz ：Ｈ膜を用いる場合には、以下のよ
うにして、反射防止機能が最大になるように、その膜厚
および光学定数を決定する。
【００２９】（１）反射防止効果を有する水素供給源層
（以下、「反射防止層」とも言う）２０がない状態で、
タングステンシリサイド膜１０上に、レジスト膜２１
（たとえばＸＰ８８４３（シプレイマイクロエレクトロ
ニクス社製））を成膜し、波長２４８ｎｍのＫｒＦエキ
シマレーザによる露光を行うと仮定し、定在波効果のシ
ミュレーション結果を図４に示す。図４に示すように、
定在波効果は、約±２０％である。
（以下、「反射防止層」とも言う）２０がない状態で、
タングステンシリサイド膜１０上に、レジスト膜２１
（たとえばＸＰ８８４３（シプレイマイクロエレクトロ
ニクス社製））を成膜し、波長２４８ｎｍのＫｒＦエキ
シマレーザによる露光を行うと仮定し、定在波効果のシ
ミュレーション結果を図４に示す。図４に示すように、
定在波効果は、約±２０％である。
【００３０】（２）図４において、定在波効果の極大値
は、レジスト膜厚が９８５ｎｍの時にある。レジスト膜
厚９８５ｎｍに着目し、かつ反射防止層の膜厚を３０ｎ
ｍとし、反射防止層の光学定数ｎarl ，ｋarl の変化に
対するレジスト膜の吸収光量の等高線のシミュレーショ
ン結果を図５に示す。
は、レジスト膜厚が９８５ｎｍの時にある。レジスト膜
厚９８５ｎｍに着目し、かつ反射防止層の膜厚を３０ｎ
ｍとし、反射防止層の光学定数ｎarl ，ｋarl の変化に
対するレジスト膜の吸収光量の等高線のシミュレーショ
ン結果を図５に示す。
【００３１】（３）レジスト膜厚１０００ｎｍ、１０１
７．５ｎｍ、１０３５ｎｍのそれぞれに対して、上記
（２）のシミュレーションを行った結果を、図６，７，
８に示す。 （４）図５〜８に示す吸収光量が最小限になる共通領域
のｎarl ，ｋarl を求めた結果、 ｎarl ＝４．９，ｋarl ＝０．１（VALUE１） またはｎarl ＝２．１５，ｋarl ＝０．６７（VALUE
２）となる。
７．５ｎｍ、１０３５ｎｍのそれぞれに対して、上記
（２）のシミュレーションを行った結果を、図６，７，
８に示す。 （４）図５〜８に示す吸収光量が最小限になる共通領域
のｎarl ，ｋarl を求めた結果、 ｎarl ＝４．９，ｋarl ＝０．１（VALUE１） またはｎarl ＝２．１５，ｋarl ＝０．６７（VALUE
２）となる。
【００３２】すなわち、反射防止層の膜厚を３０ｎｍと
した場合に、最適な反射防止層の光学定数は、ｎarl ＝
４．９，ｋarl ＝０．１ またはｎarl ＝２．１５，ｋarl ＝０．６７となる。
した場合に、最適な反射防止層の光学定数は、ｎarl ＝
４．９，ｋarl ＝０．１ またはｎarl ＝２．１５，ｋarl ＝０．６７となる。
【００３３】このような条件の反射防止層をタングステ
ンシリサイド膜の上に成膜し、その上にレジスト膜を成
膜した場合の定在波効果を求めると、図９および図１０
に示す結果が得られる。図９，１０に示すように、定在
波効果はいずれも小さく、いずれの場合でも、約１％以
下である。反射防止層がない場合（図４）に比較し、１
／２０程度に定在波効果を抑制することができる。
ンシリサイド膜の上に成膜し、その上にレジスト膜を成
膜した場合の定在波効果を求めると、図９および図１０
に示す結果が得られる。図９，１０に示すように、定在
波効果はいずれも小さく、いずれの場合でも、約１％以
下である。反射防止層がない場合（図４）に比較し、１
／２０程度に定在波効果を抑制することができる。
【００３４】（５）上記（２）〜（４）の手順は、反射
防止層の膜厚を３０ｎｍとした場合であるが、他の異な
る反射防止層（｛ＡＲＬ｝とも言う）の膜厚に対して
も、上記（２）〜（４）を繰り返し行うことで、反射防
止層の膜厚に応じた最適な反射防止層の光学定数が定ま
る。求めた結果を図１１，１２に示す。
防止層の膜厚を３０ｎｍとした場合であるが、他の異な
る反射防止層（｛ＡＲＬ｝とも言う）の膜厚に対して
も、上記（２）〜（４）を繰り返し行うことで、反射防
止層の膜厚に応じた最適な反射防止層の光学定数が定ま
る。求めた結果を図１１，１２に示す。
【００３５】（６）上記（５）で求めた反射防止層の満
たすべき条件を満足する膜種が存在するか否かを、分光
エリプソメータ（ＳＯＰＲＡ社製）を用いて調べたとこ
ろ、Ｓｉx Ｎy ：Ｈ膜は、図１３に示すように、その成
膜条件に応じてその光学定数（ｎ，ｋ）が変化すること
から、最適であることが見い出された。すなわち、図１
３に示す○で囲まれた条件で成膜されたＳｉx Ｏ
y Ｎz ：Ｈ膜は、図１１，１の条件を満足する。したが
って、Ｓｉx Ｏy Ｎz ：Ｈ膜を２５ｎｍの厚さで、タン
グステンシリサイド膜上に反射防止層として成膜した場
合に、図１４の曲線Ａで示すように、定在波効果を±
１．８％程度に抑制することが可能になる。反射防止層
がない場合の定在波効果（図１４の曲線Ｂ）に比較し、
定在波効果を約１／１２程度に削減することができる。
たすべき条件を満足する膜種が存在するか否かを、分光
エリプソメータ（ＳＯＰＲＡ社製）を用いて調べたとこ
ろ、Ｓｉx Ｎy ：Ｈ膜は、図１３に示すように、その成
膜条件に応じてその光学定数（ｎ，ｋ）が変化すること
から、最適であることが見い出された。すなわち、図１
３に示す○で囲まれた条件で成膜されたＳｉx Ｏ
y Ｎz ：Ｈ膜は、図１１，１の条件を満足する。したが
って、Ｓｉx Ｏy Ｎz ：Ｈ膜を２５ｎｍの厚さで、タン
グステンシリサイド膜上に反射防止層として成膜した場
合に、図１４の曲線Ａで示すように、定在波効果を±
１．８％程度に抑制することが可能になる。反射防止層
がない場合の定在波効果（図１４の曲線Ｂ）に比較し、
定在波効果を約１／１２程度に削減することができる。
【００３６】したがって、上述のようにして最適化され
た反射防止層（この膜は、水素供給源層でもある）を、
図３（Ｂ）に示すように、水素供給源層２０として、タ
ングステンシリサイド膜１０の上に成膜する。そして、
水素供給源層２０の上に成膜されるレジスト膜２１のフ
ォトリソグラフィー加工を行えば、定在波効果を抑制し
て、レジスト膜の微細パターンを形成することができ、
その線幅変動も少ない。したがって、そのレジスト膜２
１を用いて、タングステンシリサイド膜１０およびポリ
シリコン膜８をエッチング加工すれば、図３（Ｃ）に示
すように、線幅変動が少ない微細なゲート電極１１のパ
ターンを得ることができる。
た反射防止層（この膜は、水素供給源層でもある）を、
図３（Ｂ）に示すように、水素供給源層２０として、タ
ングステンシリサイド膜１０の上に成膜する。そして、
水素供給源層２０の上に成膜されるレジスト膜２１のフ
ォトリソグラフィー加工を行えば、定在波効果を抑制し
て、レジスト膜の微細パターンを形成することができ、
その線幅変動も少ない。したがって、そのレジスト膜２
１を用いて、タングステンシリサイド膜１０およびポリ
シリコン膜８をエッチング加工すれば、図３（Ｃ）に示
すように、線幅変動が少ない微細なゲート電極１１のパ
ターンを得ることができる。
【００３７】なお、ゲート電極１１のパターンを、それ
ほど微細にしない場合には、水素供給源層２０の成膜条
件は、反射防止効果を最大限に発揮させる成膜条件を犠
牲にして、水素が最大に含有される成膜条件でも良い。
その後、ＬＤＤ用サイドウォール２３をゲート電極１１
の側部に形成した後、水素供給源層２０が成膜されたゲ
ート電極１１、サイドウォール２３およびＬＯＣＯＳ４
の表面を覆うように、バリア層２２を成膜する。バリア
層２２は、たとえば低圧ＣＶＤによる窒化シリコン膜ま
たはＥＣＲ−ＣＶＤによる窒化シリコン膜などで構成さ
れる。
ほど微細にしない場合には、水素供給源層２０の成膜条
件は、反射防止効果を最大限に発揮させる成膜条件を犠
牲にして、水素が最大に含有される成膜条件でも良い。
その後、ＬＤＤ用サイドウォール２３をゲート電極１１
の側部に形成した後、水素供給源層２０が成膜されたゲ
ート電極１１、サイドウォール２３およびＬＯＣＯＳ４
の表面を覆うように、バリア層２２を成膜する。バリア
層２２は、たとえば低圧ＣＶＤによる窒化シリコン膜ま
たはＥＣＲ−ＣＶＤによる窒化シリコン膜などで構成さ
れる。
【００３８】次に、その上に、層間膜２４を成膜する。
層間膜２４としては、絶縁膜であれば特に限定されない
が、ＢＰＳＧ膜、ＰＳＧ膜あるいはオゾンＴＥＯＳによ
るＮＳＧ膜などで構成される。次に、図１に示すよう
に、層間膜２４に、半導体基板２のソース・ドレイン領
域に臨むコンタクトホール２６を形成する。
層間膜２４としては、絶縁膜であれば特に限定されない
が、ＢＰＳＧ膜、ＰＳＧ膜あるいはオゾンＴＥＯＳによ
るＮＳＧ膜などで構成される。次に、図１に示すよう
に、層間膜２４に、半導体基板２のソース・ドレイン領
域に臨むコンタクトホール２６を形成する。
【００３９】その後、水素および／または水素ラジカル
雰囲気中で、半導体基板２の熱処理を行い、水素化処理
を行う。水素化処理は、たとえばフォーミングガス（水
素と窒素との混合ガス）中で４００〜５００°Ｃ程度の
加熱温度で数十分〜１時間行う。この熱処理は、層間膜
２４をＢＰＳＧ膜とした場合には、ＢＰＳＧ膜のリフロ
ー用熱処理と兼ねても良い。
雰囲気中で、半導体基板２の熱処理を行い、水素化処理
を行う。水素化処理は、たとえばフォーミングガス（水
素と窒素との混合ガス）中で４００〜５００°Ｃ程度の
加熱温度で数十分〜１時間行う。この熱処理は、層間膜
２４をＢＰＳＧ膜とした場合には、ＢＰＳＧ膜のリフロ
ー用熱処理と兼ねても良い。
【００４０】従来では、図１５に示すように、バリア層
２２は、水素または水素ラジカル雰囲気中での熱処理に
よる水素化処理に際し、外部からの水素の透過をバリア
する膜ともなるので、従来の半導体装置では、特にトラ
ンジスタのチャネル部の水素化が不十分となるおそれが
あった。
２２は、水素または水素ラジカル雰囲気中での熱処理に
よる水素化処理に際し、外部からの水素の透過をバリア
する膜ともなるので、従来の半導体装置では、特にトラ
ンジスタのチャネル部の水素化が不十分となるおそれが
あった。
【００４１】本実施例では、図１に示すように、バリア
層２２の下に水素供給源層２０が成膜されるので、水素
化用熱処理に際し、図２に示すように、水素供給源層２
０から水素が供給され、水素化が不十分になることもな
い。また、バリア層２２は、水素供給源層２０またはト
ランジスタから水素が外部に逃げることも防止すること
ができる。 その後の工程は、通常の半導体装置の製造
過程と同様である。
層２２の下に水素供給源層２０が成膜されるので、水素
化用熱処理に際し、図２に示すように、水素供給源層２
０から水素が供給され、水素化が不十分になることもな
い。また、バリア層２２は、水素供給源層２０またはト
ランジスタから水素が外部に逃げることも防止すること
ができる。 その後の工程は、通常の半導体装置の製造
過程と同様である。
【００４２】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、本発明に
係る半導体装置の構造およびその製法を、ＭＯＳトラン
ジスタが形成された半導体装置に対して適用したが、Ｔ
ＦＴが形成される半導体装置に対しても同様にして適用
することができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、本発明に
係る半導体装置の構造およびその製法を、ＭＯＳトラン
ジスタが形成された半導体装置に対して適用したが、Ｔ
ＦＴが形成される半導体装置に対しても同様にして適用
することができる。
【００４３】
【発明の効果】以上説明してきたように、本発明によれ
ば、水素供給源層が、反射防止効果を有するので、定在
波効果による線幅の変動が少なく、微細パターンを形成
することができる。
ば、水素供給源層が、反射防止効果を有するので、定在
波効果による線幅の変動が少なく、微細パターンを形成
することができる。
【００４４】また、本発明では、トランジスタのゲート
電極または半導体層となる導電層の上に、反射防止効果
を有する水素供給源層を、導電層のパターン加工後にも
そのまま残す。そして、その後の工程で、トランジスタ
の特性を向上させるための水素化処理を行う際に、水素
供給源層に含まれる水素が、トランジスタのチャネルを
構成する半導体基板あるいは半導体層まで良好に到達
し、半導体基板または半導体層を構成するシリコンの未
結合手を終端させ、トランジスタの特性を向上させる。
電極または半導体層となる導電層の上に、反射防止効果
を有する水素供給源層を、導電層のパターン加工後にも
そのまま残す。そして、その後の工程で、トランジスタ
の特性を向上させるための水素化処理を行う際に、水素
供給源層に含まれる水素が、トランジスタのチャネルを
構成する半導体基板あるいは半導体層まで良好に到達
し、半導体基板または半導体層を構成するシリコンの未
結合手を終端させ、トランジスタの特性を向上させる。
【００４５】特に本発明では、バリア層の下に水素供給
源層が成膜されるので、水素化用熱処理に際し、水素供
給源層から水素が供給されるので、水素化が不十分にな
ることもない。また、バリア層は、水素供給源層または
トランジスタから水素が外部に逃げることも防止するこ
とができる。
源層が成膜されるので、水素化用熱処理に際し、水素供
給源層から水素が供給されるので、水素化が不十分にな
ることもない。また、バリア層は、水素供給源層または
トランジスタから水素が外部に逃げることも防止するこ
とができる。
【図１】図１は本発明の一実施例に係る半導体装置の要
部断面図である。
部断面図である。
【図２】図２は図１の要部説明図である。
【図３】図３（Ａ）〜（Ｃ）は図１に示す半導体装置の
製造方法を示す要部断面図である。
製造方法を示す要部断面図である。
【図４】図４は反射防止層がない場合のタングステンシ
リサイド膜上のレジスト膜の定在波効果を示すグラフで
ある。
リサイド膜上のレジスト膜の定在波効果を示すグラフで
ある。
【図５】図５はレジスト膜厚９８５ｎｍにおいて、反射
防止層の光学定数を変化させた場合に、レジスト膜の吸
収光量の変化の軌跡を示すグラフである。
防止層の光学定数を変化させた場合に、レジスト膜の吸
収光量の変化の軌跡を示すグラフである。
【図６】図６はレジスト膜厚１０００ｎｍにおいて、反
射防止層の光学定数を変化させた場合に、レジスト膜の
吸収光量の変化の軌跡を示すグラフである。
射防止層の光学定数を変化させた場合に、レジスト膜の
吸収光量の変化の軌跡を示すグラフである。
【図７】図７はレジスト膜厚１０１７．５ｎｍにおい
て、反射防止層の光学定数を変化させた場合に、レジス
ト膜の吸収光量の変化の軌跡を示すグラフである。
て、反射防止層の光学定数を変化させた場合に、レジス
ト膜の吸収光量の変化の軌跡を示すグラフである。
【図８】図８はレジスト膜厚１０３５ｎｍにおいて、反
射防止層の光学定数を変化させた場合に、レジスト膜の
吸収光量の変化の軌跡を示すグラフである。
射防止層の光学定数を変化させた場合に、レジスト膜の
吸収光量の変化の軌跡を示すグラフである。
【図９】図９は最適化された反射防止層の第１の解によ
る定在波効果を示すグラフである。
る定在波効果を示すグラフである。
【図１０】図１０は最適化された反射防止層の第２の解
による定在波効果を示すグラフである。
による定在波効果を示すグラフである。
【図１１】図１１は反射防止層のｎと膜厚の関係を示す
グラフである。
グラフである。
【図１２】図１２は反射防止層のｋと膜厚の関係を示す
グラフである。
グラフである。
【図１３】図１３は成膜条件の変化による反射防止層の
光学定数の変化を示すグラフである。
光学定数の変化を示すグラフである。
【図１４】図１４はタングステンシリサイド膜上に、Ｓ
ｉx Ｏy Ｎz ：Ｈ膜を成膜した場合とそうでない場合の
定在波効果の差異を示すグラフである。
ｉx Ｏy Ｎz ：Ｈ膜を成膜した場合とそうでない場合の
定在波効果の差異を示すグラフである。
【図１５】図１５は従来例に係る半導体装置の要部断面
図である。
図である。
２… 半導体基板 ４… ＬＯＣＯＳ ６… ゲート絶縁膜 ８… ポリシリコン膜 １０… タングステンシリコン膜 １１… ゲート電極 ２０… 水素供給源層（反射防止層） ２２… バリア層 ２４… 層間膜
Claims (11)
- 【請求項１】 トランジスタの一部を構成する導電層の
上に、この導電層のフォトリソグラフィー加工時の反射
防止層となる水素供給源層が設けてある半導体装置。 - 【請求項２】 上記導電層が、トランジスタのゲート電
極である請求項１に記載の半導体装置。 - 【請求項３】 上記水素供給源層が、水素を含むＳｉx
Ｏy Ｎz 膜および水素を含むＳｉx Ｎy 膜のうちのいず
れかである請求項１または２に記載の半導体装置。 - 【請求項４】 上記水素供給源層の上に、バリア層が設
けてある請求項１〜３のいずれかに記載の半導体装置。 - 【請求項５】 上記バリア層が、低圧ＣＶＤによる窒化
シリコン膜およびＥＣＲ−ＣＶＤによる窒化シリコン膜
のうちのいずれかである請求項４に記載の半導体装置。 - 【請求項６】 導電層上に、反射防止層を兼ねた水素供
給源層を形成する工程と、 上記水素供給源層の上に、レジスト膜を成膜する工程
と、 フォトリソグラフィー加工を行い、上記レジスト膜を所
定パターンに加工する工程と、 上記所定パターンに加工されたレジスト膜をマスクとし
て、上記導電層をエッチング加工する工程とを有し、 上記水素供給源層の光学定数および膜厚が、フォトリソ
グラフィー時の定在波効果を最小にするように決定して
ある半導体装置の製造方法。 - 【請求項７】 上記導電層がトランジスタのゲート電極
である請求項６に記載の半導体装置の製造方法。 - 【請求項８】 上記水素供給源層が、水素を含むＳｉx
Ｏy Ｎz 膜および水素を含むＳｉx Ｎy 膜のうちのいず
れかである請求項６または７に記載の半導体装置の製造
方法。 - 【請求項９】 上記導電層がエッチング加工された後
に、水素供給源層の上に、バリア層を形成する工程を有
する請求項６〜８のいずれかに記載の半導体装置の製造
方法。 - 【請求項１０】 上記バリア層が、低圧ＣＶＤによる窒
化シリコン膜およびＥＣＲ−ＣＶＤによる窒化シリコン
膜のうちのいずれかである請求項９に記載の半導体装置
の製造方法。 - 【請求項１１】 少なくとも上記水素供給源層が形成さ
れた後の工程で、水素雰囲気下で熱処理する工程をさら
に有する請求項６〜１０のいずれかに記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430894A JPH0845926A (ja) | 1994-07-26 | 1994-07-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430894A JPH0845926A (ja) | 1994-07-26 | 1994-07-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845926A true JPH0845926A (ja) | 1996-02-16 |
Family
ID=15976391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17430894A Pending JPH0845926A (ja) | 1994-07-26 | 1994-07-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0845926A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0827199A2 (en) * | 1996-09-02 | 1998-03-04 | Murata Manufacturing Co., Ltd. | A semiconductor device with a passivation film |
| KR100322885B1 (ko) * | 1999-07-01 | 2002-02-08 | 박종섭 | 고집적 반도체 장치의 게이트 전극 제조 방법 |
| GB2382460A (en) * | 2001-10-17 | 2003-05-28 | Murata Manufacturing Co | Forming a moisture-proof layer on a surface acoustic wave device |
| US6888183B1 (en) | 1999-03-03 | 2005-05-03 | Yamaha Corporation | Manufacture method for semiconductor device with small variation in MOS threshold voltage |
| US7067414B1 (en) | 1999-09-01 | 2006-06-27 | Micron Technology, Inc. | Low k interlevel dielectric layer fabrication methods |
| EP1114444B1 (en) * | 1998-09-03 | 2006-11-15 | Micron Technology, Inc. | Semiconductor processing method and gate stack |
| US7648917B2 (en) | 2006-09-28 | 2010-01-19 | Sony Corporation | Manufacturing method of solid-state imaging device |
| JP2014501045A (ja) * | 2010-12-09 | 2014-01-16 | 日本テキサス・インスツルメンツ株式会社 | 集積回路の水素パッシベーション |
| US9218981B2 (en) | 2009-10-07 | 2015-12-22 | Texas Instruments Incorporated | Hydrogen passivation of integrated circuits |
| JP2017063200A (ja) * | 2016-10-04 | 2017-03-30 | 日本テキサス・インスツルメンツ株式会社 | 集積回路の水素パッシベーション |
-
1994
- 1994-07-26 JP JP17430894A patent/JPH0845926A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0827199A2 (en) * | 1996-09-02 | 1998-03-04 | Murata Manufacturing Co., Ltd. | A semiconductor device with a passivation film |
| EP0827199A3 (en) * | 1996-09-02 | 2005-10-19 | Murata Manufacturing Co., Ltd. | A semiconductor device with a passivation film |
| EP1114444B1 (en) * | 1998-09-03 | 2006-11-15 | Micron Technology, Inc. | Semiconductor processing method and gate stack |
| US6888183B1 (en) | 1999-03-03 | 2005-05-03 | Yamaha Corporation | Manufacture method for semiconductor device with small variation in MOS threshold voltage |
| KR100322885B1 (ko) * | 1999-07-01 | 2002-02-08 | 박종섭 | 고집적 반도체 장치의 게이트 전극 제조 방법 |
| US7067414B1 (en) | 1999-09-01 | 2006-06-27 | Micron Technology, Inc. | Low k interlevel dielectric layer fabrication methods |
| US6831340B2 (en) | 2001-10-17 | 2004-12-14 | Murata Manufacturing Co., Ltd. | Surface acoustic wave device and method of producing the same |
| KR100467180B1 (ko) * | 2001-10-17 | 2005-01-24 | 가부시키가이샤 무라타 세이사쿠쇼 | 탄성 표면파 장치 및 그 제조 방법 |
| GB2382460B (en) * | 2001-10-17 | 2004-01-07 | Murata Manufacturing Co | Surface acoustic wave device and method of producing the same |
| GB2382460A (en) * | 2001-10-17 | 2003-05-28 | Murata Manufacturing Co | Forming a moisture-proof layer on a surface acoustic wave device |
| US7648917B2 (en) | 2006-09-28 | 2010-01-19 | Sony Corporation | Manufacturing method of solid-state imaging device |
| US9218981B2 (en) | 2009-10-07 | 2015-12-22 | Texas Instruments Incorporated | Hydrogen passivation of integrated circuits |
| JP2014501045A (ja) * | 2010-12-09 | 2014-01-16 | 日本テキサス・インスツルメンツ株式会社 | 集積回路の水素パッシベーション |
| JP2017063200A (ja) * | 2016-10-04 | 2017-03-30 | 日本テキサス・インスツルメンツ株式会社 | 集積回路の水素パッシベーション |
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