JP2007150141A - 強誘電体メモリの製造方法及び強誘電体メモリ - Google Patents

Abstract

【課題】特に水素バリア膜と層間絶縁膜とからなる積層膜にコンタクトホールを形成する場合に、得られるプラグの抵抗異常等が起こるのを防止した強誘電体メモリの製造方法とこれによって得られる強誘電体メモリを提供する。
【解決手段】基体４上に形成された下部電極８と強誘電体層９と上部電極１０とからなる強誘電体キャパシタ２を有する強誘電体メモリ１である。強誘電体キャパシタ８を覆って形成された第１層間絶縁膜１４の第１コンタクトホール１７内に第１プラグ１８が設けられ、第１層間絶縁膜１４及び第１プラグ１８を覆って形成された水素バリア膜１５と第２層間絶縁膜１６とからなる積層膜に、第１コンタクトホール１７に連通する第２コンタクトホール１９が形成され、第２コンタクトホール１９内に、第１プラグ１８に導通する第２プラグ２０が設けられている。
【選択図】図１

Description

本発明は、強誘電体キャパシタを有する強誘電体メモリの製造方法とこれによって得られる強誘電体メモリに関する。

強誘電体メモリを製造する過程においては、強誘電体層の劣化防止が重要な課題となっている。すなわち、強誘電体メモリの製造工程では、強誘電体層を形成した後、層間絶縁膜の形成やドライエッチングなどの工程の際、水素雰囲気（還元雰囲気）下に曝されることがある。このように強誘電体層が還元雰囲気、例えば水素（Ｈ_２）や水（Ｈ_２Ｏ）等に曝されると、強誘電体層は一般に金属酸化物からなるため、強誘電体層を構成する酸素が還元されてしまい、強誘電体キャパシタの電気特性が著しく低下してしまう。
そこで、従来では水素ダメージの防止策として、キャパシタ形成後に、該キャパシタを覆って水素バリア機能を有する絶縁膜（ＡｌＯｘ等）を水素バリア膜として設け、又は、層間膜中に水素バリア膜を設けることにより、強誘電体層の劣化防止を図っている（例えば、特許文献１、特許文献２参照）。
特開２００３−６８９８７号公報 特開２００４−３０３９９６号公報

ところで、水素バリア膜が層間絶縁膜の中間あるいはその上に形成されている構造において、これら水素バリア膜と層間絶縁膜とからなる積層膜にコンタクトホールを形成する場合に、積層膜を一括してエッチング処理し、コンタクトホールを形成しようとしても、コンタクトホールが正常に形成できないことがある。具体的には、コンタクトホールの底部の寸法が小さくなったり、あるいはエッチングが途中でストップしてしまい、これによりコンタクトホール内に形成するプラグが低抵抗化し、あるいは抵抗異常となることがある。そして、このようなプラグの低抵抗化や抵抗異常は、コンタクトホールが微細化し、又は、水素バリア性能を上げるために水素バリア膜を厚膜化することなどによって、より発生しやすくなる。

本発明は前記事情に鑑みてなされたもので、その目的とするところは、特に水素バリア膜と層間絶縁膜とからなる積層膜にコンタクトホールを形成する場合に、強誘電体キャパシタの水素に対する耐性を確保しつつ、得られるプラグの抵抗異常等が起こるのを防止した強誘電体メモリの製造方法とこれによって得られる強誘電体メモリを提供することにある。

本発明者は、前記目的を達成すべく鋭意研究した結果、以下の知見を得た。
抵抗異常などが発生する要因の一つとして、水素バリア膜として一般的に使用されているＡｌＯｘが、層間絶縁膜として使用されているＳｉＯ_２に比べ反応性が低いことが考えられる。また、ＳｉＯ_２に対するエッチャントとしては、通常フッ素系のガスが用いられる。ところが、このようなエッチャントを用いてＡｌＯｘをエッチングすると、その反応生成物であるフッ化物がコンタクトホールの外に排出されずに、一部がコンタクトホールの開口側に付着し堆積してしまう。すると、この反応生成物がコンタクトホールの開口側内径を徐々に狭めてしまうことにより、その後のエッチングが徐々に規制されるようになってしまう。すなわち、水素バリア膜の下層となる層間絶縁膜のエッチングが徐々に規制されるようになり、前述したようにコンタクトホールの底部の寸法が小さくなってしまうといった現象が起こる。また、このような現象は、コンタクトホールの開口側に付着した反応生成物とエッチャントとが反応してしまい、エッチャントが本来のエッチング作用を発揮しなくなるため、例えばエッチングが途中でストップしてしまうとも考えられる。
そして、本発明者はこのような知見のもとにさらに研究を重ねた結果、本発明を完成させた。

すなわち、本発明の強誘電体メモリの製造方法は、基体上に形成された下部電極と、該下部電極上に形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリの製造方法であって、
前記強誘電体キャパシタを覆って第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜をエッチングして第１コンタクトホールを形成する工程と、
前記第１コンタクトホール内に導電材料を埋め込んで第１プラグを形成する工程と、
前記第１層間絶縁膜及び第１プラグを覆って水素バリア膜を形成する工程と、
前記水素バリア膜を覆って第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜と水素バリア膜とを一括してエッチングし、前記第１プラグに到達する第２コンタクトホールを形成する工程と、
前記第２コンタクトホール内に導電材料を埋め込んで前記第１プラグに導通する第２プラグを形成する工程と、を備えたことを特徴としている。

この強誘電体メモリの製造方法によれば、水素バリア膜の下層が第１層間絶縁膜である場合に、この水素バリア膜と第１層間絶縁膜とを一括してエッチングすることなく、第１層間絶縁膜のみを単独でエッチングして第１コンタクトホールを形成し、さらに第１プラグを埋設した後、第２層間絶縁膜と水素バリア膜とを一括してエッチングし、第２コンタクトホールを形成して前記第１プラグに導通する第２プラグを埋設するようにしたので、第１層間絶縁膜への第１コンタクトホールの形成がその上層となる水素バリア膜に影響されることなく、したがってその底部の寸法が小さくなったり、エッチングが途中でストップしてしまうことなく、良好に第１コンタクトホールの形成、及び第１プラグの形成を行うことができる。
また、第２層間絶縁膜と水素バリア膜との一括エッチングによる第２コンタクトホールの形成に関しても、水素バリア膜の下層まではエッチングしないため、たとえ水素バリア膜のエッチングによって前述したような反応生成物がコンタクトホールの開口側に堆積しても、一般に水素バリア膜自体は十分に薄いことから、これによって水素バリア膜自体のエッチング性が損なわれるようなことはほとんどなく、したがって良好に第２コンタクトホールの形成、及び第２プラグの形成を行うことができる。

また、前記強誘電体メモリの製造方法においては、前記第１コンタクトホールは、前記強誘電体キャパシタの上部電極に到達するキャパシタ用コンタクトホールと、前記強誘電体キャパシタの下地層となる層間絶縁膜も貫通する下地用コンタクトホールとを含んでいてもよい。
下地用コンタクトホールのように、第１層間絶縁膜だけでなくその下の下地層（層間絶縁膜）をも貫通するコンタクトホールを形成する場合に、上層となる水素バリア膜を一括してエッチングすると、前述したような反応生成物の堆積等に起因する不都合がより発生しやすくなる。しかし、本発明では第１層間膜のエッチングと水素バリア膜及び第２層間絶縁膜のエッチングとを別工程にしているので、特に下地用コンタクトホールについても、これを支障なく良好に形成することができる。

また、前記強誘電体メモリの製造方法においては、前記第１層間絶縁膜の形成工程の前に、前記強誘電体キャパシタを覆ってキャパシタ上水素バリア膜を形成する工程を備えていてもよい。
このようにすれば、強誘電体キャパシタを直接水素バリア膜で覆うことで、この強誘電体キャパシタの水素（還元雰囲気）に対する耐性をより高めることができる。

また、前記強誘電体メモリの製造方法においては、前記第１層間絶縁膜を形成する工程と、該第１層間絶縁膜をエッチングして第１コンタクトホールを形成する工程との間に、第１層間絶縁膜を平坦化処理する工程を備えているのが好ましい。また、その場合に、前記平坦化処理は、化学機械研磨法で行うのが好ましい。
第１層間絶縁膜を平坦化処理するようにすれば、特に強誘電体キャパシタの直上の第１層間絶縁膜が平坦化によって薄厚になるので、強誘電体キャパシタに通じる第１コンタクトホールの形成が容易になる。
また、平坦化処理を化学機械研磨法で行うようにすれば、工程が比較的容易で処理が安定化する。

本発明の強誘電体メモリは、基体上に形成された下部電極と、該下部電極上に形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリにおいて、
前記強誘電体キャパシタを覆って形成された第１層間絶縁膜の第１コンタクトホール内に第１プラグが設けられ、
前記第１層間絶縁膜及び第１プラグを覆って形成された水素バリア膜と該水素バリア膜を覆って形成された第２層間絶縁膜とからなる積層膜に、前記第１コンタクトホールに連通する第２コンタクトホールが形成され、
前記第２コンタクトホール内に、前記第１プラグに導通する第２プラグが設けられていることを特徴としている。

この強誘電体メモリによれば、第１層間絶縁膜の第１コンタクトホール内に第１プラグが設けられ、水素バリア膜と第２層間絶縁膜とからなる積層膜の第２コンタクトホール内に第２プラグが設けられているので、これら第１プラグの形成工程と第２プラグの形成工程、すなわち第１コンタクトホールの形成工程と第２コンタクトホールの形成工程とが別になる。したがって、前述したように第１コンタクトホールの形成がその上層となる水素バリア膜に影響されることがなく、よってその底部の寸法が小さくなったり、エッチングが途中でストップしてしまうことなく、良好に第１コンタクトホールの形成、及び第１プラグの形成がなされるようになる。
また、第２コンタクトホールの形成に関しても、水素バリア膜の下層まではエッチングがなされない。よって、たとえ水素バリア膜のエッチングによって前述したような反応生成物がコンタクトホールの開口側に堆積しても、一般に水素バリア膜自体は十分に薄いことから、これによって水素バリア膜自体のエッチング性が損なわれるようなことはほとんどなく、したがって第２コンタクトホールの形成、及び第２プラグの形成が良好になされるようになる。

また、前記強誘電体メモリにおいては、前記強誘電体キャパシタを覆ってキャパシタ上水素バリア膜が形成され、該キャパシタ上水素バリア膜を覆って前記第１層間絶縁膜が形成されているのが好ましい。
このようにすれば、強誘電体キャパシタが直接水素バリア膜で覆われるため、この強誘電体キャパシタの水素（還元雰囲気）に対する耐性がより高まる。

以下、本発明を詳しく説明する。
図１は、本発明の強誘電体メモリの一実施形態を示す要部断面図であり、図１中符号１は強誘電体メモリである。この強誘電体メモリ１は、強誘電体キャパシタ２と、この強誘電体キャパシタ２を動作させるための駆動トランジスタ３とを備えて構成されたもので、駆動トランジスタ３を基体４に形成したものである。

基体４は、シリコン基板（半導体基板）５を備えて構成されたもので、シリコン基板５の表層部には、ソース／ドレイン領域（図示せず）とチャネル領域（図示せず）とが形成され、さらにチャネル領域上にはゲート絶縁膜（図示せず）が形成されている。そして、このゲート絶縁膜上にゲート電極３ａが形成されたことにより、前記の駆動トランジスタ３は基体４に形成されたものとなっている。なお、各強誘電体キャパシタ２に対応する駆動トランジスタ３は、シリコン基板５に形成された埋め込み分離領域（図示せず）によってそれぞれ電気的に分離されている。

また、この基体４には、駆動トランジスタ３を覆ってシリコン基板５上に下地絶縁膜６が形成され、さらにこの下地絶縁膜６上に下地絶縁膜７が形成されている。下地絶縁膜６は、酸化珪素（ＳｉＯ_２）からなるもので、必要に応じてＣＭＰ（化学機械研磨）法等によって平坦化されたものである。下地絶縁膜７は、例えば窒化珪素（ＳｉＮ）によって形成されたものである。なお、これら下地絶縁膜６、７は、本発明において強誘電体キャパシタ２の下地となる、層間絶縁膜を構成するものとなっている。

このようにシリコン基板５に駆動トランジスタ３を形成し、さらに下地絶縁膜６、７を形成してなる基体４の上には、前記したように強誘電体キャパシタ２が形成されている。強誘電体キャパシタ２は、下地絶縁膜７上に形成された下部電極８と、この下部電極８上に形成された強誘電体層９と、強誘電体層９上に形成された上部電極１０と、からなるスタック型ものである。下部電極８及び上部電極１０は、白金（Ｐｔ）やイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_２）等によって形成されており、強誘電体層９は、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）や（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３（ＰＬＺＴ）、さらに、これら材料にニオブ（Ｎｂ）等の金属が加えられたものなどによって形成されている。

ここで、下部電極８の底部には、前記下地絶縁膜６、７を貫通して形成されたコンタクトホール１１が通じている。そして、このような構成によって下部電極８は、コンタクトホール１１内に形成されたプラグ１２に接続し導通している。このプラグ１２は、前記駆動トランジスタ３の一方のソース／ドレイン領域に接続しており、これによって強誘電体キャパシタ２は、前述したように駆動トランジスタ３によって動作させられるようになっている。

また、この強誘電体キャパシタ２には、その上面（すなわち上部電極１０）及び側面を覆って、ＡｌＯｘ等からなるキャパシタ上水素バリア膜１３が形成されている。これによって強誘電体キャパシタ２は、その上部や側部からの水素の浸入及び拡散が抑制され防止されている。なお、本実施形態では、キャパシタ上水素バリア膜１３は主に強誘電体キャパシタ２の上面及び側面のみを覆うようにパターニングされており、下地絶縁膜７上のそれ以外の箇所については、エッチングによって除去されている。

このようなキャパシタ上水素バリア膜１３を形成した強誘電体キャパシタ２を覆って、下地絶縁膜７上には、その表面が平坦化された第１層間絶縁膜１４が形成されている。そして、この第１層間絶縁膜１４上には水素バリア膜１５が形成され、さらにこの水素バリア膜１５上には第２層間絶縁膜１６が形成されている。第１層間絶縁膜１４及び第２層間絶縁膜１６は酸化珪素（ＳｉＯ_２）によって形成されており、水素バリア膜１５は酸化アルミニウム（ＡｌＯｘ）によって形成されている。
ここで、水素バリア膜１５はその厚さが２０ｎｍ以上１００ｎｍ以下程度に形成されている。２０ｎｍ未満では水素バリア膜１５の水素バリア効果が十分に得られなくなるおそれがあり、１００ｎｍを越えると、後述するコンタクトホール形成のためのエッチングの負荷が大きくなってしまうからである。

前記第１層間絶縁膜１４には、複数の第１コンタクトホール１７が形成されており、これら第１コンタクトホール１７内には、タングステン（Ｗ）等からなる第１プラグ１８が埋設されている。ここで、第１コンタクトホール１７は、本実施形態では前記強誘電体キャパシタ２の上部電極１０に到達するキャパシタ用コンタクトホール１７ａと、前記下地絶縁膜７、６を貫通して前記駆動トランジスタ３の他方のソース／ドレイン領域に通じる下地用コンタクトホール１７ｂとからなっている。

また、水素バリア膜１５と第２層間絶縁膜１６とからなる積層膜には、前記第１コンタクトホール１７（１７ａ、１７ｂ）にそれぞれ連通する第２コンタクトホール１９が形成されており、これら第２コンタクトホール１９内には、タングステン（Ｗ）等からなる第２プラグ２０が設けられている。第２プラグ２０は、第２コンタクトホール１９が第１コンタクトホール１７（１７ａ、１７ｂ）に連通して形成されていることにより、これら第１コンタクトホール１７（１７ａ、１７ｂ）内の第１プラグ１８に接続し導通したものとなっている。
なお、第２プラグ２０は、第２層間絶縁膜１６上において、図示しない配線等に接続されており、これによって強誘電体キャパシタ２の上部電極１０への通電や、前記駆動トランジスタ３の他方のソース／ドレイン領域への通電がなされるようになっている。

次に、このような構成の強誘電体メモリ１の製造方法を基に、本発明の強誘電体メモリ１の製造方法の一実施形態を説明する。
まず、図２に示すように、予め公知の手法によってシリコン基板５に駆動トランジスタ３を形成し、続いて下地絶縁膜６、７を形成した後、公知の手法によって強誘電体キャパシタ２を形成する。そして、得られた強誘電体キャパシタ２を覆ってＡｌＯｘ等からなる水素バリア膜を形成し、さらにこれをエッチングしてパターニングすることにより、キャパシタ上水素バリア膜１３を形成する。

なお、強誘電体キャパシタ２の形成に先立ち、下地絶縁膜６、７を形成した後、これらをエッチングしてコンタクトホール１１を形成する。その後、Ｗ等の導電材料を埋め込み、さらに化学機械研磨（ＣＭＰ）法等によって下地絶縁膜７上の導電材料を除去することにより、プラグ１２を形成する。また、強誘電体キャパシタ２の形成に際しては、その下部電極８が、プラグ１２に接続するように位置決めしてパターニングする。また、特にこのコンタクトホール１１及びプラグ１２の形成に際しては、第１コンタクトホール１７における下地用コンタクトホール１７ｂの下層部分と、第１プラグ１８の下部とを同時に形成するようにしてもよい。

次に、図３に示すように、第１層間絶縁膜１４としてＳｉＯ_２をＣＶＤ法等によって堆積する。この第１層間絶縁膜１４の厚さについては、次工程で平坦化を行った際、強誘電体キャパシタ２が露出しないようにするため、１５００ｎｍ程度とする。
続いて、図４に示すように第１層間絶縁膜１４を化学機械研磨法などによって平坦化する。このように第１層間絶縁膜１４を平坦化処理することにより、特に強誘電体キャパシタ２の直上の第１層間絶縁膜１４を薄厚化することができ、したがって後述する強誘電体キャパシタ２に通じる第１コンタクトホール１７の形成を容易にすることができる。また、平坦化処理を化学機械研磨法で行うので、工程が比較的容易になり、処理を安定化させることができる。

次いで、公知の手法によって第１層間絶縁膜１４上にレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにしてＲＩＥ（反応性イオンエッチング）法や、ＩＣＰ（誘導結合プラズマ）によるエッチング法、ＥＣＲ（電子サイクロトロン共鳴）プラズマによるエッチング法などでエッチングすることにより、図５に示すように強誘電体キャパシタ２の上部電極１０に到達するキャパシタ用コンタクトホール１７ａと、前記下地絶縁膜７、６を貫通して前記駆動トランジスタ３の他方のソース／ドレイン領域に通じる下地用コンタクトホール１７ｂとを形成する。このとき、キャパシタ用コンタクトホール１７ａについては、第１層間絶縁膜１４とキャパシタ上水素バリア膜１５とを一括してエッチングすることにより形成するが、ＡｌＯｘ等からなるキャパシタ上水素バリア膜１５をエッチングすることでコンタクトホールの形成も終了することから、例えばＡｌＯｘとフッ素系のエッチャントとの反応生成物に起因するエッチング不良（コンタクトホールの形成不良）が起こることはない。

また、下地用コンタクトホール１７ｂについては、ＳｉＯ_２、ＳｉＮ、ＳｉＯ_２からなる積層膜のエッチングとなるため、特に反応生成物に起因するエッチング不良は起こらず、したがって良好にコンタクトホールの形成を行うことが可能である。ただし、特に下地絶縁膜７として水素バリア膜を用いる場合などでは、前述したように、下地絶縁膜６、７にコンタクトホール１１を形成し、さらにここにプラグ１２を埋設した際に、下地用コンタクトホール１７ｂの下層部分、及び第１プラグ１８の下部を同一工程で形成するようにしてもよい。その場合に、ここでのエッチングについては、第１層間絶縁膜１４をエッチングし、下地用コンタクトホール１７ｂの下層部分に通じるホールを形成すればよいことになる。

次いで、図６に示すように、第１層間絶縁膜１４上に導電材料１８ａを成膜し、これによって第１コンタクトホール１７（キャパシタ用コンタクトホール１７ａ、下地用コンタクトホール１７ｂ）内に導電材料１８ａを埋め込む。この導電材料１８ａの成膜・埋め込みについては、まず、密着層としてチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）をスパッタ法等によって成膜し、続いてタングステン（Ｗ）を成膜することで行う。
次いで、第１層間絶縁膜１４上を化学機械研磨法等で平坦化することにより、図７に示すように第１コンタクトホール１７（１７ａ、１７ｂ）内に第１プラグ１８を形成する。

次いで、図８に示すように平坦化した第１層間絶縁膜１４上にＡｌＯｘを成膜し、水素バリア膜１５を形成する。ＡｌＯｘの成膜については、スパッタ法やＣＶＤ法を採用することができる。このＡｌＯｘからなる水素バリア膜１５の厚さについては、前述したように２０ｎｍ以上１００ｎｍ以下程度に形成する。
次いで、水素バリア膜１５上にＳｉＯ_２をＣＶＤ法等によって成膜し、第２層間絶縁膜１６を形成する。

次いで、公知の手法によって第２層間絶縁膜１６上にレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにしてＲＩＥ（反応性イオンエッチング）法や、ＩＣＰ（誘導結合プラズマ）によるエッチング法、ＥＣＲ（電子サイクロトロン共鳴）プラズマによるエッチング法などで第２層間絶縁膜１６と水素バリア膜１５とを一括してエッチングすることにより、図９に示すように前記第１プラグ１８に到達する第２コンタクトホール１９を形成する。このとき、水素バリア膜１５の下層まではエッチングしないため、たとえ水素バリア膜１５のエッチングによってこの水素バリア膜１５とフッ素系のエッチャントとによる反応生成物が第２コンタクトホール１９の開口側に堆積しても、水素バリア膜１５は前述したように２０ｎｍ〜１００ｎｍ程度と薄いことから、これによって水素バリア膜自体のエッチング性が損なわれるようなことはほとんどない。したがって、第２層間絶縁膜１６と水素バリア膜１５とを一括してエッチングすることにより、第２コンタクトホール１９を良好に形成することができる。

次いで、図１０に示すように、第２層間絶縁膜１６上に導電材料２０ａを成膜し、これによって第２コンタクトホール１９内に導電材料２０ａを埋め込む。この導電材料１８ａの成膜・埋め込みについては、前記の第１プラグ１８の形成と同様にして、まず、密着層としてチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）をスパッタ法等によって成膜し、続いてタングステン（Ｗ）を成膜することで行う。

その後、第２層間絶縁膜１６上を化学機械研磨法等で平坦化することにより、図１に示したように第２コンタクトホール１９内に第２プラグ２０を形成する。これにより、前記の第１プラグ１８とこれに導通する第２プラグ２０とからなる二段プラグが得られる。
また、このようにして第２プラグ２０を形成したら、例えばこの第２プラグ２０に導通する配線（図示せず）を第２層間絶縁膜１６上に形成し、さらにこの配線を覆って第３層間絶縁膜（図示せず）を形成する。以下、従来と同様に行うことにより、本発明の強誘電体メモリ１を備えた装置を完成させる。

このような強誘電体メモリ１の製造方法にあっては、水素バリア膜１５の下層が第１層間絶縁膜１４である場合に、この水素バリア膜１５と第１層間絶縁膜１４とを一括してエッチングすることなく、第１層間絶縁膜１４のみを単独で先にエッチングして第１コンタクトホール１７を形成し、さらに第１プラグ１８を埋設した後、第２層間絶縁膜１６と水素バリア膜１５とを一括してエッチングし、第２コンタクトホール１９を形成して前記第１プラグ１８に導通する第２プラグ２０を埋設するようにしたので、第１層間絶縁膜１４への第１コンタクトホール１７の形成がその上層となる水素バリア膜１５に影響されることなく、したがってその底部の寸法が小さくなったり、エッチングが途中でストップしてしまうことなく、良好に第１コンタクトホール１７の形成、及び第１プラグ１８の形成を行うことができる。

また、第２層間絶縁膜１６と水素バリア膜１５との一括エッチングによる第２コンタクトホール１９の形成に関しても、水素バリア膜１５の下層まではエッチングしないため、たとえ水素バリア膜１５のエッチングによって反応生成物が第２コンタクトホール１９の開口側に堆積しても、水素バリア膜自体が十分に薄いことから、これによって水素バリア膜１５自体のエッチング性が損なわれるようなことはほとんどなく、したがって良好に第２コンタクトホール１９の形成、及び第２プラグ２０の形成を行うことができる。
よって、このような方法によれば、特に微細化によって形成するコンタクトホールの内径が小さくなったり、下地用コンタクトホール１７ｂのようにアスペクト比が高い構造のコンタクトホールについても、その形成時にエッチングストップが起こったり、これらコンタクトホールに埋設されるプラグに抵抗異常が生じたりすることを確実に防止することができる。

また、このようにして得られた強誘電体メモリ１にあっては、前述したように、底部の寸法が小さくなったり、エッチングが途中でストップしてしまうことなく、良好に第１コンタクトホール１７の形成、及び第１プラグ１８の形成がなされたものとなり、したがって第１プラグ１８や第２プラグ２０での抵抗異常が防止された信頼性の高いものとなる。また、水素バリア膜１５、さらにはキャパシタ上水素バリア膜１３を備えているので、強誘電体キャパシタ２の水素に対する耐性が十分に確保されたものとなる。

そして、このような強誘電体メモリ１は、携帯電話、パーソナルコンピュータ、液晶装置、電子手帳、ページャ、ＰＯＳ端末、ＩＣカード、ミニディスクプレーヤ、液晶プロジェクタ、およびエンジニアリング・ワークステーション（ＥＷＳ）、ワードプロセッサ、テレビ、ビューファイダ型またはモニタ直視型のビデオテープレコーダ、電子卓上計算機、カーナビゲーション装置、タッチパネルを備えた装置、時計、ゲーム機器、電気泳動装置など、様々な電子機器に適用することができる。

なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない限り種々の変更が可能である。例えば、強誘電体キャパシタ２の下部電極８として酸化物である酸化イリジウム（ＩｒＯ_２）を用いた場合には、これに導通するタングステンからなるプラグ１２の酸化を防止するため、このプラグ１２と下部電極８との間に例えばチタン・アルミニウム・ナイトライド等からなる酸素バリア膜を形成してもよい。

本発明の強誘電体メモリの一実施形態を示す要部断面図である。 図１に示した強誘電体メモリの製造方法を説明するための断面図である。 図１に示した強誘電体メモリの製造方法を説明するための断面図である。 図１に示した強誘電体メモリの製造方法を説明するための断面図である。 図１に示した強誘電体メモリの製造方法を説明するための断面図である。 図１に示した強誘電体メモリの製造方法を説明するための断面図である。 図１に示した強誘電体メモリの製造方法を説明するための断面図である。 図１に示した強誘電体メモリの製造方法を説明するための断面図である。 図１に示した強誘電体メモリの製造方法を説明するための断面図である。 図１に示した強誘電体メモリの製造方法を説明するための断面図である。

符号の説明

１…強誘電体メモリ、２…強誘電体キャパシタ、４…基体、６…下地絶縁膜、７…下地絶縁膜、８…下部電極、９…強誘電体層、１０…上部電極、１３…キャパシタ上水素バリア膜、１４…第１層間絶縁膜、１５…水素バリア膜、１６…第２層間絶縁膜、１７…第１コンタクトホール、１７ａ…キャパシタ用コンタクトホール、１７ｂ…下地用コンタクトホール、１８…第１プラグ、１９…第２コンタクトホール、２０…第２プラグ

Claims (7)

1. 基体上に形成された下部電極と、該下部電極上に形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリの製造方法であって、
   前記強誘電体キャパシタを覆って第１層間絶縁膜を形成する工程と、
   前記第１層間絶縁膜をエッチングして第１コンタクトホールを形成する工程と、
   前記第１コンタクトホール内に導電材料を埋め込んで第１プラグを形成する工程と、
   前記第１層間絶縁膜及び第１プラグを覆って水素バリア膜を形成する工程と、
   前記水素バリア膜を覆って第２層間絶縁膜を形成する工程と、
   前記第２層間絶縁膜と水素バリア膜とを一括してエッチングし、前記第１プラグに到達する第２コンタクトホールを形成する工程と、
   前記第２コンタクトホール内に導電材料を埋め込んで前記第１プラグに導通する第２プラグを形成する工程と、を備えたことを特徴とする強誘電体メモリの製造方法。
2. 前記第１コンタクトホールは、前記強誘電体キャパシタの上部電極に到達するキャパシタ用コンタクトホールと、前記強誘電体キャパシタの下地層となる層間絶縁膜も貫通する下地用コンタクトホールとを含むことを特徴とする請求項１記載の強誘電体メモリの製造方法。
3. 前記第１層間絶縁膜の形成工程の前に、前記強誘電体キャパシタを覆ってキャパシタ上水素バリア膜を形成する工程を備えたことを特徴とする請求項１又は２に記載の強誘電体メモリの製造方法。
4. 前記第１層間絶縁膜を形成する工程と、該第１層間絶縁膜をエッチングして第１コンタクトホールを形成する工程との間に、第１層間絶縁膜を平坦化処理する工程を備えたことを特徴とする請求項１〜３のいずれか一項に記載の強誘電体メモリの製造方法。
5. 前記平坦化処理は、化学機械研磨法で行うことを特徴とする請求項４記載の強誘電体メモリの製造方法。
6. 基体上に形成された下部電極と、該下部電極上に形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリにおいて、
   前記強誘電体キャパシタを覆って形成された第１層間絶縁膜の第１コンタクトホール内に第１プラグが設けられ、
   前記第１層間絶縁膜及び第１プラグを覆って形成された水素バリア膜と該水素バリア膜を覆って形成された第２層間絶縁膜とからなる積層膜に、前記第１コンタクトホールに連通する第２コンタクトホールが形成され、
   前記第２コンタクトホール内に、前記第１プラグに導通する第２プラグが設けられていることを特徴とする強誘電体メモリ。
7. 前記強誘電体キャパシタを覆ってキャパシタ上水素バリア膜が形成され、該キャパシタ上水素バリア膜を覆って前記第１層間絶縁膜が形成されていることを特徴とする強誘電体メモリ。
   

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