JPH0239566A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に抵抗負荷を用い
たスタティック型半導体記憶装置のメモリセルの高集積
化構造に関するものである。

［従来の技術］ たとえばコンピュータなどの情報機器の目覚しい発展に
よって、半導体記憶装置に対する要求も益々高度化して
きている。特に、大規模な記憶容量をＨする半導体記憶
装置に対する雪要は大きく、装置の高集積化を目指した
技術開発が盛んに行なわれている。

半導体記憶装置の１つにスタティック型メモリ（Ｓｔａ
ｔｉｃ　　Ｒａｎｄｏｍ　　ＡｃｃｅｓｓＭｅｍｏｒｙ
；以下ＳＲＡＭと称す）がある。ＳＲＡＭは、記憶情報
を蓄積するメモリセルが、４個ないし６個のＭＯＳ　（
Ｍｅｔａｌ　　ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ
）　　トランジスタで構成されている。さらに、メモリ
セルはこれらのＭＯＳトランジスタを接続してフリップ
フロップ回路を構成したものが一般的に知られている。

このＳＲＡＭにおいても、記憶容量の向上を目指した高
集積化が行なわれ、その結果、集債化に適した抵抗負荷
型のＳＲＡＭが開発された。

第４図は、抵抗負荷を用いたＳＲＡＭのメモリセルの等
価回路図を示している。本図を参照して、メモリセル１
は、４個のＭｏＳトランジスタと２個の抵抗体とから構
成される。４個のＭＯＳトランジスタは、２個の駆動用
トランジスタ２ａ１２ｂと、２個の転送用トランジスタ
３ａ、３ｂとからなる。２個の駆動用トランジスタ２ａ
、２ｂは、互いのドレイン電極とゲート電極とが相互に
交差配線されている。さらに、ドレイン電極には、２個
の抵抗体４ａ、４ｂが接続されている。そして、この駆
動用トランジスタ２ａ、２ｂと抵抗体４ａ、４ｂによっ
てフリップフロップ回路が構成されている。さらに、駆
動用トランジスタ２ａ、２ｂのドレイン電極には転送用
トランジスタ３ａ、３ｂが接続されている。転送用トラ
ンジスタ３ａ１３ｂのゲート電極はワード線５に接続さ
れ、一方の電極はビット線６ａ、６ｂに接続されている
。また、抵抗体４ａｓ４ｂの他端は電′＃、電圧Ｖｃｃ
に接続されている。

次に、上記のメモリセルの断面構造について説明する。

第５Ａ図ないし第５Ｅ図は、メモリセル１の断面構造を
その製造工程順に示した図であり、図中には駆動用トラ
ンジスタ２ａと抵抗体４ａなどが典型的に示されている
。

まず、第５Ａ図に示すように、シリコン基板７表面の所
定領域に選択酸化法を用いてフィールド酸化膜８を形成
する。次に、熱酸化法を用いてシリコン基板７表面にゲ
ート酸化膜９を形成する。

さらに、シリコン基板７表面にトランジスタのしきい値
電圧調整用の不純物をイオン注入した後、ＣＶＤ（Ｃ，
ｈｅｍｉｃａｌ　　Ｖａｐｏｒ　　Ｄｅｐａｓ　ｉ　ｔ
　１ｏｎ）法を用いてポリシリコン層１０を堆積する。

さらに引き続いて、ＣＶＤ法などによりタングステン（
Ｗ）などの高融点金属膜１１を堆積する。

次に、第５Ｂ図に示すように、フォトリソグラフィ手法
およびエツチング法を用いて高融点金属膜１１およびポ
リシリコン層１０を所定の形状にエツチングしてパター
ニングする。この工程によって、駆動用トランジスタ２
ａのゲート電極１２が形成される。そして、このゲート
電極１２をマスクとしてシリコン基数７表面に不純物を
イオン注入してソースおよびドレイン領域１３を形成す
る。その後、シリコン基板７表面にＣＶＤ法等を用いて
酸化膜１４を堆積する。

さらに、第５Ｃ図に示すように、フォトリソグラフィ手
法およびエツチング法を用いて酸化膜１４中に不純物領
域１３に達するコンタクトホール１５を形成する。そし
て、コンタクトホール１５の内表面などにＣＶＤ法を用
いて第２のポリシリコン層１６を堆積する。さらに、こ
の第２のポリシリコン層１６中に微量の不純物をイオン
注入して導入する。この工程によって第２のポリシリコ
ン層１６は高抵抗の導電層となる。

さらに、第５Ｄ図に示すように、微量の不純物を含む第
２のポリシリコン層１６の領域中、不純物領域１３上に
堆積した領域に高濃度の不純物をイオン注入し、低抵抗
化を図る。そして、この高♂農度の不純物を含む第２ポ
リシリコン層１６の領域が配線領域１７を形成する。そ
して、第２のポリシリコン層１６の微量の不純物を含む
領域が抵抗体４ａを構成する。

その後、第５Ｅ図に示すように、フォトリソグラフィ手
法およびエツチング法を用いて第２のポリシリコン層１
６をバターニングして所定形状の配線層１７および抵抗
体４ａを形成する。その後、ＣＶＤ法を用いてシリコン
酸化膜１８を堆積する。

さらに、その上にＣＶＤ法によりＢＰＳＧ　（Ｂ。

ｒｏ　　Ｐｈｏｓｐｈｏ　　５ｉｌｉｃａｔｅ　　Ｇｌ
ａｓｓ）膜１９を堆積する。そして、ＢＰＳＧ膜１つお
よびシリコン酸化膜１８中に不純物領域１３に達するコ
ンタクトホール２０を形成する。その後、このコンタク
トホール２０を介してアルミニウムなどの配線層２１を
配線する。そして、最後に全面を保護膜（図示せず）で
覆ってメモリセルの製造工程を完了する。

このように、従来の抵抗負荷を用いたＳ　ＲＡＭは高抵
抗のポリシリコン層からなる抵抗体を用いて形成されて
いる。さらに、図示したような構造はゲート電極１２を
構成するポリシリコン層と抵抗体を構成するポリシリコ
ンとが互いに積層された関係を有するいイ）ゆる２層ポ
リシリコン構造を形成したことを特徴としている。

［発明が解決しようとする課題］ ところが、以上のような工程によって製造されるＳＲＡ
Ｍのメモリセルは、その製造工程中に高抵抗を形成する
ため少なくとも３回のフォトリングラフィ工程を含んで
いる。この工程はパターンマスクの形成やマスク合わせ
、あるいは露光現像といった煩雑な処理工程を含んでい
る。従って、フォトリソグラフィ工程が増えるほどメモ
リセルの製造工程が複雑化する。さらに、抵抗体４ａの
製造工程は、ポリシリコン層のパターニングやポリシリ
コン層への選択的な異なる濃度でのイオン注入工程など
を含んでいる。しかも、この工程は抵抗体を形成するた
めの独立した工程で行なわれる。従って、全体的な製造
工程数か増加する。このように複難な製造工程を要する
Ｓ　ＲＡ　Ｍは、特にＡＳＩＣ（Ａｐｐｌｉｅｄ　　５
ｐｅｃｉｆｉｃａｔｉｏｎ　　Ｉｎｔｅｇｒａｔｅｄ　
　Ｃ１ｒｃｕｉｔ）用としてＣＰＵ　（Ｃｅｎｔｒａｌ
　　Ｐｒ。

ｃｅｓｓｉｎｇ　　Ｕｎｉｔ）や他のメモリなどと組合
わせて１チツプ上に形成しようとする場合には困難を生
じる。

従って、本発明は上記のような問題点を解消するだめに
なされたもので、簡略化された製造工程によって製造さ
れ、かつ高集積化が可能なメモリセル構造を有する半導
体記憶装置を提供することを目的とする。

［課題を解決するための手段］ 本発明は、複数のスイッチング素子と抵抗体とを接続し
て構成されたフリップフロップ回路を備えた単位記憶回
路を半導体基板上に配列して形成した記憶領域を含む半
導体記憶装置であって、抵抗体は、半導体基板の表面上
に形成された絶縁膜中に不純物を導入することによって
形成されていることを特徴としている。

［作用］ 本発明によれば、抵抗体として半導体基板上に形成した
絶縁膜を用いている。しかも、この絶縁膜は他のスイッ
チング素子を構成する絶縁膜の製造工程によって同時に
形成される。これにより、従来必要とされた抵抗体形成
用のポリンリコンの堆積工程を省略することができる。

さらに、次の工程でスイッチング素子のゲート電極など
を形成する工程を利用して、同時に抵抗体に接続される
配線層を形成することができる。このように、抵抗体の
製造工程を他の半導体素子の製造工程と兼用することに
より製造工程が簡略化される。しかも、抵抗体が絶縁膜
の薄膜構造で形成されるため、そのパターン形状の自由
度が増し、メモリセルの高集積化に対応した種々のパタ
ーン形状に形成することができる。

［実施例〕 以下、本発明の一実施例を図を用いて説明する。

第１図は、本発明の一実施例によるＳＲＡＭのメモリセ
ルの平面構造図である。さらに、第２図は、第１図中で
切断線■−Ｈに沿った方向からの断面構造図である。ま
た、上記したメモリセルの等価回路図を示す第４図は、
本実施例にも適用される。これらの図を参照して、本発
明の特徴点は、ＳＲＡＭのメモリセルを構成する抵抗体
４ａ１４ｂをシリコン基板７表面上に形成した酸化膜領
域２２を用いて構成したことである。酸化膜領域２２に
は導電性を付与するために高濃度の不純物が導入されて
いる。抵抗体を構成する酸化膜領域２２の表面上には電
源電圧に接続されたＶｃｃ線２３が接続されている。Ｖ
ｃｃ線２３はポリシリコン層２３ａと高融点金属膜２３
ｂとの積層構造で構成されている。また、酸化膜領域２
２が形成されたシリコン基板７表面領域には高濃度の不
純物か導入された導電層２４が形成されている。そして
、この導電層２４は転送用トランジスタ３　ａ　％３ｂ
の不純物領域と駆動用トランジスタ２ａ、２ｂの不純物
領域とが共有する領域に重なって導通されている。駆動
用トランジスタ２ａ、２ｂは、ゲート電極１２が抵抗体
を形成する酸化膜領域２２の表面上に形成されたＶｃｃ
線２３に平行に延びて形成されている。このゲート電極
１２がワード線５を構成する。さらに、ゲート電極１２
はポリシリコン層と高融点金属膜との積層構造で構成さ
れている。駆動用トランジスタ２ａ、２ｂの不純物領域
１３には、コンタクトホール２０を介してビット線６　
ａ　Ｎ　６　ｂが接続されている。

このように、本実施例におけるＳＲＡＭのメモリセルに
おいては、第２図に示すように抵抗体２２が転送用トラ
ンジスタ３ｂのゲート酸化膜９の延長平面内に形成され
ている。さらに、転送用トランジスタ３ｂのゲート電極
１２と抵抗体２２に接続されるＶｃｃ線２３とが同じポ
リサイド構造で平行に形成されている。

次に、本実施例におけるメモリセルの製造工程について
第３八図ないし第３Ｅ図を用いて説明する。

まず、第３Ａ図において、シリコン基板７表面の所定領
域に選択酸化法を用いてフィールド酸化膜（図示せず）
を形成する。その後、熱酸化法を用いてシリコン基板７
表面上にゲート酸化膜９を膜厚２００〜３００人程度成
長させる。

次に、第３Ｂ図に示すように、ゲート酸化膜９の表面上
に減圧ＣＶＤ法を用いてポリシリコン層を膜厚１０００
〜２０００人程度成長させる。この膜厚は好ましくは１
５００人である。その後、ポリシリコン層にリン（Ｐ）
などを熱拡散を用いて添加する。このリンの添加工程は
、たとえばドープトポリシリコン層を堆積する工程で代
用しても構わない。その後、フォトリソグラフィ手法お
よびエツチング法を用いてポリシリコン層を所定の形状
にバターニングし、転送用トランジスタ３ｂのゲート電
極１２を構成するポリシリコン層１２ａとＶ　ｃ、　ｃ
線２３を構成するポリシリコン層２３ａを形成する。

さらに、第３Ｃ図に示すように、シリコン基板７表面を
レジスト２５で覆う。そして、レジスト２５を所定の形
状にバターニングして抵抗体を形成すべき領域に開口部
を形成する。そして、このレジスト２５をマスクとして
シリコン基板７表面にシリコン（Ｓｉ）あるいはリン（
Ｐ）などの不純物イオン２６を高濃度にイオン注入する
。このイオン注入工程における条件として、注入エネル
ギは注入される不純物の濃度分布がシリコン基板７とゲ
ート酸化膜９の界面で最大となるような条件で行なう。

そして、このイオン注入工程によってシリコン基板７表
面には高濃度の導電層２４か形成される。また、ゲート
酸化膜９の不純物が注入された領域は抵抗体２２が形成
される。

さらに、第３Ｄ図に示すように、レジスト２５を除去し
た後、タングステンなどの高白点金属膜１１を堆積する
。そして、バターニングされたポリシリコン層１２ａ、
２３ａの上部にのみ高融点金属膜１１を残余する。さら
に、前工程のイオン注入によって１Ｍ４を受けたシリコ
ン基板７表面などの回復処理のために、温度９００℃で
１時間程度の熱処理を行なう。これによって、ポリシリ
コン層１２ａ、２３ａ上に堆積した高融点金属膜がシリ
サイド化される。そして、ポリシリコンとシリサイド層
との桔層構造、いわゆるポリサイド構造が形成されたゲ
ーＩ・電極１２およびＶｃｃ線２３はその配線抵抗が低
減される。

その後、第３Ｅ図に示すように、ゲート電極１２および
Ｖｃｃ線２３をマスクとしてシリコン基板７表面に不純
物をイオン注入する。これによって、シリコン基板７表
面に駆動用トランジスタおよび転送用トランジスタの不
純物領域１３が形成される。

その後、さらに層間絶縁膜を形成し、配線層を形成した
後、保護膜を形成してメモリセルの製造工程が完了する
（図示せず）。

このように、本実施例によれば、駆動用トランジスタあ
るいは転送用トランジスタのＭＯ３構造の製造プロセス
と並行して、酸化膜によって構成される抵抗体の製造を
同時に行なうことができる。

さらに言えば、上記のような抵抗体を用いたＳＲＡＭは
、一般的なＭＯＳデバイスの製造プロセスを用いて形成
することができる。従って、１チツプ上にＣＰＵや他の
メモリ装置などと組合わせて製造するような場合におい
ても、特別な製造工程を必要とせず容易に製造すること
ができる。従って、Ｓ　ＲＡ　Ｍの適用範囲が拡大する
。さらに、酸化膜などの薄膜構造で形成される抵抗体は
、従来の高抵抗のポリシリコン層を用いる場合に比べて
必要面積を縮小化でき、比較的任意のパターン形状に形
成することが容易である。

さらに、上記実施例ではゲー）［極１２（ワード線５）
やＶｃｃ線２３などの電極用導電層をポリサイド構造を
用いて構成している。これによって、配線抵抗を著しく
低減することができる。

なお、上記実施例においては、抵抗体２２を構成する絶
縁膜としてシリコン酸化膜を用いた場合について説明し
たが、これに限定されるものではない。

〔発明の効果］ 以上のように、本発明によれば、半導体記憶装置のメモ
リセルを構成する抵抗体を絶縁膜の薄膜で形成し、さら
にこの薄膜を半導体基板表面に形成することによってメ
モリセルの他の構成要素であるスイッチング素子の製造
工程を併用して製造できるように構成している。これに
よって、簡略化された製造工程で微細化された構造をＨ
する抵抗負荷型の半導体記憶装置を製造することが可能
となる。さらに、簡略化された製造工程によって１チツ
プ上に他の異なる半導体装置と組合わせて製造すること
が容易となり、より高度な機能を持つ半導体装置の実現
が可能となった。

【図面の簡単な説明】

第１図は、本発明の一実施例によるＳＲＡＭのメモリセ
ルの平面構造図である。第２図は、第１図中において切
断線■−Ｈに沿った方向からの断面構造図である。第３
Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図および第３Ｅ図は
、第１図および第２図に示されたＳＲＡＭのメモリセル
の製造工程を示す断面構造図である。 第４図は、一般的な抵抗負荷を有するＳＲＡＭのメモリ
セルの等価回路図である。第５Ａ図、第５Ｂ図、第５Ｃ
図、第５Ｄ図および第５Ｅ図は、従来のＳＲＡＭのメモ
リセルの断面構造をその製造工程順に示した断面構造図
である。 図において、１はメモリセル、２ａ、２ｂは駆動用トラ
ンジスタ、３ａ、３’ｂは転送用トランジスタ、４ａ、
４ｂは抵抗体、２２は酸化膜領域（抵抗体）を示してい
る。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 複数のスイッチング素子と抵抗体とを接続して構成され
   たフリップフロップ回路を備えた単位記憶回路を半導体
   基板上に配列して形成した記憶領域を含む半導体記憶装
   置であって、 前記抵抗体は、前記半導体基板の表面上に形成された絶
   縁膜中に不純物を導入することによって形成されている
   、半導体記憶装置。