JPH03187230A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03187230A JPH03187230A JP32666889A JP32666889A JPH03187230A JP H03187230 A JPH03187230 A JP H03187230A JP 32666889 A JP32666889 A JP 32666889A JP 32666889 A JP32666889 A JP 32666889A JP H03187230 A JPH03187230 A JP H03187230A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯ３集積回路（以下ＭＯ３ＩＣという）
等の半導体装置及びその製造方法に関する。
等の半導体装置及びその製造方法に関する。
第３図は従来の半導体装置であるＭＯ８ＩＣの断面図、
第４図はその平面図である。
第４図はその平面図である。
それらの図面に示すように、Ｐ型シリコン（Ｓｉ）基板
１の四角形の所定の活性領域を囲むように、イオン注入
によるＰ＋の素子分離用拡散層２と、選択酸化法等によ
る素子分離用酸化膜３とが形成され、活性領域の基板１
の上面中央部に帯状の薄いゲート絶縁膜４及び導電膜か
らなるゲート電極５が形成されるとともに、ゲート電極
５の両側の基板１の表面にソース、ドレインとなるＮ＋
層６ａ、６ｂが形成されている。
１の四角形の所定の活性領域を囲むように、イオン注入
によるＰ＋の素子分離用拡散層２と、選択酸化法等によ
る素子分離用酸化膜３とが形成され、活性領域の基板１
の上面中央部に帯状の薄いゲート絶縁膜４及び導電膜か
らなるゲート電極５が形成されるとともに、ゲート電極
５の両側の基板１の表面にソース、ドレインとなるＮ＋
層６ａ、６ｂが形成されている。
このとき、酸化膜３．ゲート電極５．Ｎ＋層６ａ、６ｂ
の形成は、通常のマスクを用いた写真製版技術により行
われる。
の形成は、通常のマスクを用いた写真製版技術により行
われる。
そして、基板１．酸化膜３及びゲート７１極５の上面全
面に層間絶縁膜７が形成され、写真製版技術により層間
絶縁膜７の両Ｎ＋層６ａ、６ｂの上側にそれぞれコンタ
クトホール８ａ、８ｂが形成され、両コンタクトホール
８ａ、８ｂに両Ｎ＋層□ａ、５ｂがそれぞれ露出され、
その後層間絶縁膜７上及びコンタクトホール８ａ、８ｂ
内に導電膜が形成され、写真製版技術によりコンタクト
ホル８ａ、８ｂ内及びその周辺部以外の導電膜が除去さ
れ、コンタクトホール８ａ、８ｂに露出したＮ 層６ａ
、６ｂにそれぞれ接触した配線層９ａ、９ｂが形成され
ている。
面に層間絶縁膜７が形成され、写真製版技術により層間
絶縁膜７の両Ｎ＋層６ａ、６ｂの上側にそれぞれコンタ
クトホール８ａ、８ｂが形成され、両コンタクトホール
８ａ、８ｂに両Ｎ＋層□ａ、５ｂがそれぞれ露出され、
その後層間絶縁膜７上及びコンタクトホール８ａ、８ｂ
内に導電膜が形成され、写真製版技術によりコンタクト
ホル８ａ、８ｂ内及びその周辺部以外の導電膜が除去さ
れ、コンタクトホール８ａ、８ｂに露出したＮ 層６ａ
、６ｂにそれぞれ接触した配線層９ａ、９ｂが形成され
ている。
このように、従来の方法では、コンタクトホール８ａ、
８ｂの形成のために、写真製版技術によりゲート絶縁膜
４．ゲート電極５及びＮ 層５ａ。
８ｂの形成のために、写真製版技術によりゲート絶縁膜
４．ゲート電極５及びＮ 層５ａ。
６ｂを形成する工程と、層間絶縁膜７を形成する工程と
、写真製版技術によりコンタクトホール８ａ、８ｂを形
成する工程とが必要になる。
、写真製版技術によりコンタクトホール８ａ、８ｂを形
成する工程とが必要になる。
また、コンタクトホール８ａ、８ｂを形成する場合に、
第４図に示すように素子分離用酸化膜３の端部からコン
タクトホール８ａ、８ｂそれぞれまでの距離Ｌ１を設定
しなければならない。
第４図に示すように素子分離用酸化膜３の端部からコン
タクトホール８ａ、８ｂそれぞれまでの距離Ｌ１を設定
しなければならない。
すなわち、例えばコンタクトホール８ａ、８ｂを形成す
るためのマスクの精度が悪く、距離Ｌ１が小さすぎてコ
ンタクトホール８ａ、８ｂの一部が酸化膜３の上側に重
複した場合には、コンタクトホール８ａ、８ｂのエツチ
ングの際に酸化膜３も一緒にエツチングされて基板１ま
でホールが突き抜けることがあるため、最低限の安全距
離Ｌ１を確保しなければならない。
るためのマスクの精度が悪く、距離Ｌ１が小さすぎてコ
ンタクトホール８ａ、８ｂの一部が酸化膜３の上側に重
複した場合には、コンタクトホール８ａ、８ｂのエツチ
ングの際に酸化膜３も一緒にエツチングされて基板１ま
でホールが突き抜けることがあるため、最低限の安全距
離Ｌ１を確保しなければならない。
従来の半導体装置の製造方法では、コンタクトホール８
ａ、８ｂの形成までに多数の工程を要し、しかもこれら
の工程が前述したように写真製版技術により行われるた
め、マスクを必要とする工程数が多く、製造に要する時
間の長期化を招き、製造コストが高くなるという問題点
があった。
ａ、８ｂの形成までに多数の工程を要し、しかもこれら
の工程が前述したように写真製版技術により行われるた
め、マスクを必要とする工程数が多く、製造に要する時
間の長期化を招き、製造コストが高くなるという問題点
があった。
また、コンタクトホール８ａ、８ｂを素子分離領域３か
ら距離Ｌ１だけ隔てる必要があるため、写真製版技術に
よるコンタクトホール８ａ、８ｂの形成の際にマスク合
わせに高精度を要するという問題点もあった。
ら距離Ｌ１だけ隔てる必要があるため、写真製版技術に
よるコンタクトホール８ａ、８ｂの形成の際にマスク合
わせに高精度を要するという問題点もあった。
この発明は、上記のような問題点を解決するためになさ
れたもので、マスクを要する写真製版技術による工程を
削減し、製造時間の短縮及び製造コストの低減を図るこ
とを目的とする。
れたもので、マスクを要する写真製版技術による工程を
削減し、製造時間の短縮及び製造コストの低減を図るこ
とを目的とする。
この発明に係る半導体装置は、半導体基板上に所定領域
を囲むように形成された素子分離用絶縁膜と、前記所定
領域の前記基板表面に形成された２個の不純物領域と、
前記所定領域の前記基板上に順次形成されたゲート絶縁
膜、ゲート電極膜。
を囲むように形成された素子分離用絶縁膜と、前記所定
領域の前記基板表面に形成された２個の不純物領域と、
前記所定領域の前記基板上に順次形成されたゲート絶縁
膜、ゲート電極膜。
ゲート電極上絶縁膜からなる積層膜と、前記両不純物領
域上の前記積層膜にそれぞれ形成された開口部と、前記
両開口部それぞれの周側に形成された周側絶縁膜と、前
記両開口部内にそれぞれ形成された配線層とを備えたこ
とを特徴としている。
域上の前記積層膜にそれぞれ形成された開口部と、前記
両開口部それぞれの周側に形成された周側絶縁膜と、前
記両開口部内にそれぞれ形成された配線層とを備えたこ
とを特徴としている。
また、その製造方法として、半導体基板上に所定領域を
囲むように素子分離用絶縁膜を形成する工程と、前記所
定領域の前記基板上にゲート絶縁膜、ゲート電極膜、ゲ
ート電極上絶縁膜からなる積層膜を形成する工程と、前
記積層膜に２個の開口部を形成し前記基板表面を露出す
る工程と、前記両開口部内の前記基板表面にそれぞれ自
己整合技術により不純物層を形成する工程と、前記両開
口部それぞれの周側に周側絶縁膜を形成する工程と、前
記両開口部内に前記両不純物層に接触して配線層をそれ
ぞれ形成する工程とを含むことが効果的である。
囲むように素子分離用絶縁膜を形成する工程と、前記所
定領域の前記基板上にゲート絶縁膜、ゲート電極膜、ゲ
ート電極上絶縁膜からなる積層膜を形成する工程と、前
記積層膜に２個の開口部を形成し前記基板表面を露出す
る工程と、前記両開口部内の前記基板表面にそれぞれ自
己整合技術により不純物層を形成する工程と、前記両開
口部それぞれの周側に周側絶縁膜を形成する工程と、前
記両開口部内に前記両不純物層に接触して配線層をそれ
ぞれ形成する工程とを含むことが効果的である。
この発明においては、両開口部の周側に形成した周側絶
縁部とゲート電極上絶縁膜とにより層間絶縁膜が構成さ
れるため、周側絶縁膜の厚さにより素子分離用酸化膜と
開口部内の配線層までの安全距離が確保され、従来のコ
ンタクトホールの形成のマージンに比べて両開口部の形
成のマージンを大きくとれる。
縁部とゲート電極上絶縁膜とにより層間絶縁膜が構成さ
れるため、周側絶縁膜の厚さにより素子分離用酸化膜と
開口部内の配線層までの安全距離が確保され、従来のコ
ンタクトホールの形成のマージンに比べて両開口部の形
成のマージンを大きくとれる。
また、所定領域の半導体基板上に積層膜を形成すること
により、両開口部をコンタクトホールとして使用できる
ため、従来のようなコンタクトホールの形成工程が不要
となり、不純物層の形成の際のマスクも不要となり、工
程数が大幅に低減され、製造に要する時間が短縮され、
製造コストの低減が図れる。
により、両開口部をコンタクトホールとして使用できる
ため、従来のようなコンタクトホールの形成工程が不要
となり、不純物層の形成の際のマスクも不要となり、工
程数が大幅に低減され、製造に要する時間が短縮され、
製造コストの低減が図れる。
第１図はこの発明の半導体装置及びその製造方法の一実
施例の断面図、第２図は平面図である。
施例の断面図、第２図は平面図である。
それらの図面を参照して、従来と同様に、写真製版技術
により、Ｐ型Ｓｔ基板ｌＯの所定領域を囲むように、イ
オン注入によるＰ の素子分離用拡散層１１と、選択酸
化法等により素子分離用酸化膜１２とが形成されたのち
、所定領域の基板１０の表面にゲート絶縁膜１３．ゲー
ト電極１４及びゲート電極上絶縁膜１５が順次積層され
て積層膜１６が形成される。
により、Ｐ型Ｓｔ基板ｌＯの所定領域を囲むように、イ
オン注入によるＰ の素子分離用拡散層１１と、選択酸
化法等により素子分離用酸化膜１２とが形成されたのち
、所定領域の基板１０の表面にゲート絶縁膜１３．ゲー
ト電極１４及びゲート電極上絶縁膜１５が順次積層され
て積層膜１６が形成される。
つぎに、写真製版技術により積層膜１６に２個の開口部
１７ａ、１７ｂが形成されて基板１０の表面が露出され
、両開口部１７ａ、１７ｂに露出された基板１０の表面
にそれぞれマスクを用いない自己整合技術によりソース
、ドレインとなるＮ＋層１８ａ、１８ｂが形成され、そ
の後、ＣＶＤ法等により窒化膜が全面に形成され、この
窒化膜の全面エツチングが行われて開口部１７ａ、１７
ｂそれぞれの周側に周側絶縁膜１９が形成される。
１７ａ、１７ｂが形成されて基板１０の表面が露出され
、両開口部１７ａ、１７ｂに露出された基板１０の表面
にそれぞれマスクを用いない自己整合技術によりソース
、ドレインとなるＮ＋層１８ａ、１８ｂが形成され、そ
の後、ＣＶＤ法等により窒化膜が全面に形成され、この
窒化膜の全面エツチングが行われて開口部１７ａ、１７
ｂそれぞれの周側に周側絶縁膜１９が形成される。
このとき、積層膜１６は第２図に示すように平面的に見
て中学状にバターニングされ、積層膜１６の外周にも窒
化膜からな周側絶縁膜２０が形成され、周側絶縁膜１９
．２０の上部はゲート電極上絶縁膜１５に接触し、ゲー
ト電極１４の側面は完全に被覆されている。
て中学状にバターニングされ、積層膜１６の外周にも窒
化膜からな周側絶縁膜２０が形成され、周側絶縁膜１９
．２０の上部はゲート電極上絶縁膜１５に接触し、ゲー
ト電極１４の側面は完全に被覆されている。
また、両開口部１７ａ、１７ｂにはそれぞれＮ＋層１８
ａ、１８ｂが露出している。
ａ、１８ｂが露出している。
そして、両開口部１７ａ、１７ｂ内及びゲート電極上絶
縁膜１５上にアルミニウム（ＡＩり−３ｉ合金膜が形成
され、写真製版技術により両開口部１７ａ、１７ｂ内及
びその周辺部以外のＡｌ−５ｉ合金膜が除去され、両開
口部１７ａ、１７ｂに露出したＮ 層１８ａ、１８ｂに
接触して配線層２１ａ、２Ｌｂが形成され、その後全面
に図示されていない表面保護膜が形成される。
縁膜１５上にアルミニウム（ＡＩり−３ｉ合金膜が形成
され、写真製版技術により両開口部１７ａ、１７ｂ内及
びその周辺部以外のＡｌ−５ｉ合金膜が除去され、両開
口部１７ａ、１７ｂに露出したＮ 層１８ａ、１８ｂに
接触して配線層２１ａ、２Ｌｂが形成され、その後全面
に図示されていない表面保護膜が形成される。
従って、所定領域の基板１０上に積層膜１６を形成し、
自己整合技術によりＮ 層１８ａ、１８ｂを形成するた
め、Ｎ 層１８ａ、１８ｂの形成のための開口部１７ａ
、１．７ｂをコンタクトホールとして使用することがで
き、従来のようなコンタクトホールの形成工程が不要と
なり、しかもＮ＋層１８ａ、１８ｂの形成の際のマスク
も不要となり、従来に比べて工程数を大幅に低減するこ
とができ、製造に要する時間の短縮を図ることができ、
−製造コストを低減することができる。
自己整合技術によりＮ 層１８ａ、１８ｂを形成するた
め、Ｎ 層１８ａ、１８ｂの形成のための開口部１７ａ
、１．７ｂをコンタクトホールとして使用することがで
き、従来のようなコンタクトホールの形成工程が不要と
なり、しかもＮ＋層１８ａ、１８ｂの形成の際のマスク
も不要となり、従来に比べて工程数を大幅に低減するこ
とができ、製造に要する時間の短縮を図ることができ、
−製造コストを低減することができる。
また、従来のコンタクトホール８ａ、８ｂと素子分離用
酸化膜３との安全距離Ｌ１を、第２図に示す周側絶縁膜
１９の厚さＬ２によって確保できるため、従来のコンタ
クトホール８ａ、８ｂの形成のマージンに比べ開口部１
７ａ、１７ｂの形成のマージンを十分大きくとることが
できる。
酸化膜３との安全距離Ｌ１を、第２図に示す周側絶縁膜
１９の厚さＬ２によって確保できるため、従来のコンタ
クトホール８ａ、８ｂの形成のマージンに比べ開口部１
７ａ、１７ｂの形成のマージンを十分大きくとることが
できる。
なお、上記実施例ではＮチャネルＭＯ３ＩＣを形成する
場合について説明したが、Ｐチャネル間Ｏ３ＩＣを製造
する場合であっても、この発明を同様に実施できるのは
勿論である。
場合について説明したが、Ｐチャネル間Ｏ３ＩＣを製造
する場合であっても、この発明を同様に実施できるのは
勿論である。
また、半導体基板は前述したシリコン基板に限るもので
はない。
はない。
以上のように、この発明によれば、両開口部の周側に形
成した周側絶縁部とゲート電極上絶縁膜とにより層間絶
縁膜が構成されるため、周側絶縁膜の厚さにより素子分
離用酸化膜と開口部内の配線層までの距離を十分確保す
ることができ、従来のコンタクトホールの形成のマージ
ンに比べて両開口部の形成のマージンを大きくとること
がきる。
成した周側絶縁部とゲート電極上絶縁膜とにより層間絶
縁膜が構成されるため、周側絶縁膜の厚さにより素子分
離用酸化膜と開口部内の配線層までの距離を十分確保す
ることができ、従来のコンタクトホールの形成のマージ
ンに比べて両開口部の形成のマージンを大きくとること
がきる。
また、所定領域の半導体基板上に積層膜を形成すること
により、両開口部をコンタクトホールとして使用できる
ため、従来のようなコンタクトホールの形成工程が不要
となり、不純物層の形成の際のマスクも不要となり、工
程数を大幅に低減でき、製造にデする時間を短縮するこ
とができ、製造コストの低減を図ることが可能となり、
ＭＯ３ＩＣ等の半導体装置の製造において極めて有効で
ある。
により、両開口部をコンタクトホールとして使用できる
ため、従来のようなコンタクトホールの形成工程が不要
となり、不純物層の形成の際のマスクも不要となり、工
程数を大幅に低減でき、製造にデする時間を短縮するこ
とができ、製造コストの低減を図ることが可能となり、
ＭＯ３ＩＣ等の半導体装置の製造において極めて有効で
ある。
第１図はこの発明の半導体装置及びその製造方法の一実
施例の断面図、第２図は第１図に示す半導体装置の平面
図、第３図は従来の半導体装置の断面図、第４図は第３
図の平面図である。 図において、１０はＳｉ基板、１１は素子分離用拡散層
、１２は素子分離用酸化膜、１３はゲート絶縁膜、１−
４はゲート電極、１５はゲート電極上絶縁膜、１６は積
層膜、１７ａ、１７ｂは開口部、１８ａ、１８ｂはＮ
層、１９は周側絶縁膜、２１ａ、２１ｂは配線層である
。 なお、各図中同一符号は同一または相当部分を示す。
施例の断面図、第２図は第１図に示す半導体装置の平面
図、第３図は従来の半導体装置の断面図、第４図は第３
図の平面図である。 図において、１０はＳｉ基板、１１は素子分離用拡散層
、１２は素子分離用酸化膜、１３はゲート絶縁膜、１−
４はゲート電極、１５はゲート電極上絶縁膜、１６は積
層膜、１７ａ、１７ｂは開口部、１８ａ、１８ｂはＮ
層、１９は周側絶縁膜、２１ａ、２１ｂは配線層である
。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）半導体基板上に所定領域を囲むように形成された
素子分離用絶縁膜と、 前記所定領域の前記基板表面に形成された２個の不純物
領域と、 前記所定領域の前記基板上に順次形成されたゲート絶縁
膜、ゲート電極膜、ゲート電極上絶縁膜からなる積層膜
と、 前記両不純物領域上の前記積層膜にそれぞれ形成された
開口部と、 前記両開口部それぞれの周側に形成された周側絶縁膜と
、 前記両開口部内にそれぞれ形成された配線層とを備えた
ことを特徴とする半導体装置。 - （２）半導体基板上に所定領域を囲むように素子分離用
絶縁膜を形成する工程と、 前記所定領域の前記基板上にゲート絶縁膜、ゲート電極
膜、ゲート電極上絶縁膜からなる積層膜を形成する工程
と、 前記積層膜に２個の開口部を形成し前記基板表面を露出
する工程と、 前記両開口部内の前記基板表面にそれぞれ自己整合技術
により不純物層を形成する工程と、前記両開口部それぞ
れの周側に周側絶縁膜を形成する工程と、 前記両開口部内に前記両不純物層に接触して配線層をそ
れぞれ形成する工程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32666889A JPH03187230A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32666889A JPH03187230A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03187230A true JPH03187230A (ja) | 1991-08-15 |
Family
ID=18190334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32666889A Pending JPH03187230A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03187230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088002A (ja) * | 2005-09-20 | 2007-04-05 | Seiko Instruments Inc | Ｃｍｏｓイメージセンサｉｃ |
-
1989
- 1989-12-15 JP JP32666889A patent/JPH03187230A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088002A (ja) * | 2005-09-20 | 2007-04-05 | Seiko Instruments Inc | Ｃｍｏｓイメージセンサｉｃ |
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