JPS587866A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS587866A JPS587866A JP56104459A JP10445981A JPS587866A JP S587866 A JPS587866 A JP S587866A JP 56104459 A JP56104459 A JP 56104459A JP 10445981 A JP10445981 A JP 10445981A JP S587866 A JPS587866 A JP S587866A
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- film
- wire
- wiring
- polysilicon
- mask
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Microelectronics & Electronic Packaging (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、例えばＣＭＯ８（ｃｏｍ−ｐｌｅ
ｍｅｎｔａｒｙ ＭＯＳ） Ｉ Ｃの製造方法に関する
ものである。
ｍｅｎｔａｒｙ ＭＯＳ） Ｉ Ｃの製造方法に関する
ものである。
例えば０ＭＯ８インバータを製造するに際し、Ｎｌｌシ
リコン基板の一生面にＰＩｌウェルを形成した後に選択
酸化技術によってフィールド８４０．膜を成長させ、更
に各素子領域に成長させたゲート酸化膜上にゲート電極
となるポリシリコン膜を所定パターンに形成し、かつこ
れと同一工程で上記Ｐｆｉウェルの周辺位置のフィール
ドＳｋｉ＠膜上に配線用のポリシリコン膜を形成してい
る。セして次Ｋ、化学的気相成長技術（ＣＶＤ）Ｋよっ
て全面ＫＳｉＯ，膜を被着し、これをフォトエツチング
でバターニングして上記Ｐ聾つェルの領域上のみに残し
、更にこの残されたＳｉｎ、膜及びフィールドＳｔＯ，
膜、上記ポリシリコン膜を夫々マスクとして、これらで
覆われていないシリコン基板に対しボロン打込みを行な
うことによってＰチャンネルＭＩｓＦＥＴ（Ｍｅｔａｌ
Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＦ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のＰ
” １１１ソース及びドレイン領域を形成している。ま
た、ＮチャンネルＭＩｓＦＥＴを作成するには、上記と
は逆にＰチャンネルＭ Ｉ Ｓ ＦＥＴの領域上のみを
上記ＣＶＤによるＳｉｎ、膜で覆い、これをマスクとし
てリン打込みを行なって上記Ｐ型つェル内にＮ＋型ソー
ス及びドレイン領域を形成する。
リコン基板の一生面にＰＩｌウェルを形成した後に選択
酸化技術によってフィールド８４０．膜を成長させ、更
に各素子領域に成長させたゲート酸化膜上にゲート電極
となるポリシリコン膜を所定パターンに形成し、かつこ
れと同一工程で上記Ｐｆｉウェルの周辺位置のフィール
ドＳｋｉ＠膜上に配線用のポリシリコン膜を形成してい
る。セして次Ｋ、化学的気相成長技術（ＣＶＤ）Ｋよっ
て全面ＫＳｉＯ，膜を被着し、これをフォトエツチング
でバターニングして上記Ｐ聾つェルの領域上のみに残し
、更にこの残されたＳｉｎ、膜及びフィールドＳｔＯ，
膜、上記ポリシリコン膜を夫々マスクとして、これらで
覆われていないシリコン基板に対しボロン打込みを行な
うことによってＰチャンネルＭＩｓＦＥＴ（Ｍｅｔａｌ
Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＦ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のＰ
” １１１ソース及びドレイン領域を形成している。ま
た、ＮチャンネルＭＩｓＦＥＴを作成するには、上記と
は逆にＰチャンネルＭ Ｉ Ｓ ＦＥＴの領域上のみを
上記ＣＶＤによるＳｉｎ、膜で覆い、これをマスクとし
てリン打込みを行なって上記Ｐ型つェル内にＮ＋型ソー
ス及びドレイン領域を形成する。
しかしながら、こうした製造方法について本発明者が検
討を加えた結果、次のような欠陥が生じることが判明し
た。即ち、マスクとしての上記ＣＶＤにょるＳｉｎ、膜
は通常フィールドＳｉｎ、膜上の上記ポリシリコン配線
を部分的に覆った状態にパターニングされるが、このパ
ターニングに使用されるエツチング液は露出しているゲ
ート酸化層だけでなく、上記ポリシリコン配線の側方に
露出しているフィールドＳｔＯ，膜にも作用してエツチ
ングせしめることになる。この場合に問題となることは
、フィールド８１Ｏ，膜のエツチングが上記ポリシリコ
ン配線の側方からその端部の直下にまで進行し、いわゆ
るアンダーエツチングが生じるためＫ、エツチング後に
ポリシリコン配線がひさし形状に残されるオーバーハン
グ現象が生じることである。この結果、上記アンダーエ
ッチ部分の存在によって、ＣＭＯ８を構成するために両
Ｍ１８ＦＥＴの各拡散領域間のアルミニウム配線等を上
記ポリシリコン配線上にて交差して設ける場合、アルミ
ニウムが上記アンダーエッチ部分の箇所に付き離くなり
、配線の段切れ（断線）を起こしてしまう。これは、上
記アンダーエッチ部分によりポリシリコン配線とフィー
ルドＳｉｎ、膜との段差が急峻となっていることに基く
ものであるうしかも、上記の配線の段切れが生じないと
しても、配線用のアルミニウム膜をフォトエツチングす
る際に使用するフォトレジストへの露光時に、上記アン
ダーエッチ部分を通して光が漏れて感光されるべきでな
いフォトレジスト部分までも感光してしまい、このため
に現俸後のフォトレジストマスクの形状が所期のパター
ンから変形することがある。
討を加えた結果、次のような欠陥が生じることが判明し
た。即ち、マスクとしての上記ＣＶＤにょるＳｉｎ、膜
は通常フィールドＳｉｎ、膜上の上記ポリシリコン配線
を部分的に覆った状態にパターニングされるが、このパ
ターニングに使用されるエツチング液は露出しているゲ
ート酸化層だけでなく、上記ポリシリコン配線の側方に
露出しているフィールドＳｔＯ，膜にも作用してエツチ
ングせしめることになる。この場合に問題となることは
、フィールド８１Ｏ，膜のエツチングが上記ポリシリコ
ン配線の側方からその端部の直下にまで進行し、いわゆ
るアンダーエツチングが生じるためＫ、エツチング後に
ポリシリコン配線がひさし形状に残されるオーバーハン
グ現象が生じることである。この結果、上記アンダーエ
ッチ部分の存在によって、ＣＭＯ８を構成するために両
Ｍ１８ＦＥＴの各拡散領域間のアルミニウム配線等を上
記ポリシリコン配線上にて交差して設ける場合、アルミ
ニウムが上記アンダーエッチ部分の箇所に付き離くなり
、配線の段切れ（断線）を起こしてしまう。これは、上
記アンダーエッチ部分によりポリシリコン配線とフィー
ルドＳｉｎ、膜との段差が急峻となっていることに基く
ものであるうしかも、上記の配線の段切れが生じないと
しても、配線用のアルミニウム膜をフォトエツチングす
る際に使用するフォトレジストへの露光時に、上記アン
ダーエッチ部分を通して光が漏れて感光されるべきでな
いフォトレジスト部分までも感光してしまい、このため
に現俸後のフォトレジストマスクの形状が所期のパター
ンから変形することがある。
この変形によって、アルミニウム膜のエツチング形状が
目的とするものから変形し、得られたアルミニウム配線
の幅が部分的に狭くなったり或いは広くなり、その抵抗
値に変動を生じると共に、場合によっては隣接するアル
ミニウム配線同士が接触し合ってショートを引起す原因
となる。
目的とするものから変形し、得られたアルミニウム配線
の幅が部分的に狭くなったり或いは広くなり、その抵抗
値に変動を生じると共に、場合によっては隣接するアル
ミニウム配線同士が接触し合ってショートを引起す原因
となる。
従って、本発明の目的は、配線の段切れをなくし、かつ
常に所定パターンの配線が可能な製造方法を提供するこ
とにある。
常に所定パターンの配線が可能な製造方法を提供するこ
とにある。
この目的を達成するために、本発明によれば、耐熱性樹
脂層をマスクとしてイオン打込み、拡散法等で不純物を
導入するよ５Ｋしている。
脂層をマスクとしてイオン打込み、拡散法等で不純物を
導入するよ５Ｋしている。
本発明で使用する耐熱性樹脂としては特にポリイミド系
樹脂が望ましい。このポリイミド系樹脂は、例えば上述
したイオン打込みを高湊度（特に１６１１〜１０”ａｓ
−”のドーズ量）で行なう場合でも充分な耐熱性を示し
、打込みイオンのエネルギーで加熱されても変形等を生
じることはない。これに反し、通常マスクとして使用さ
れるフォトレジストは、上記の如き高濃度イオン打込み
を行なうと熱変形を生じ、目的とするマスク形状を保持
することができないことが確認されている。本発明で使
用するポリイミド系樹脂は上記以上の高議度イオン打込
みでもマスク形状を充分に保持し、しかもマスク形状に
加工するときに用いるエッチャントはポリイミド樹脂の
みをエツチングし、Ｓｉｎ、は何らエツチングしないこ
とから、上述した如き例えばポリシリコン配線下でのＳ
ｉｎｇのアンダーエツチングは生ぜしめない。従って、
下層配線による段差が緩やかとなり、上層配線の段切れ
が防止され、かつ加工時の７オトレジストの露光精度が
良好となって常に所定パターンの上層配線を形成できる
。
樹脂が望ましい。このポリイミド系樹脂は、例えば上述
したイオン打込みを高湊度（特に１６１１〜１０”ａｓ
−”のドーズ量）で行なう場合でも充分な耐熱性を示し
、打込みイオンのエネルギーで加熱されても変形等を生
じることはない。これに反し、通常マスクとして使用さ
れるフォトレジストは、上記の如き高濃度イオン打込み
を行なうと熱変形を生じ、目的とするマスク形状を保持
することができないことが確認されている。本発明で使
用するポリイミド系樹脂は上記以上の高議度イオン打込
みでもマスク形状を充分に保持し、しかもマスク形状に
加工するときに用いるエッチャントはポリイミド樹脂の
みをエツチングし、Ｓｉｎ、は何らエツチングしないこ
とから、上述した如き例えばポリシリコン配線下でのＳ
ｉｎｇのアンダーエツチングは生ぜしめない。従って、
下層配線による段差が緩やかとなり、上層配線の段切れ
が防止され、かつ加工時の７オトレジストの露光精度が
良好となって常に所定パターンの上層配線を形成できる
。
このような顕著な作用効果を奏するポリイミド系樹脂と
しては、酸無水物とジアミン化合物との縮合重金物から
なりかつ１分子中に多数のイミド環を有する下記構造式
のものが好適である。
しては、酸無水物とジアミン化合物との縮合重金物から
なりかつ１分子中に多数のイミド環を有する下記構造式
のものが好適である。
このポリイミド系樹脂は熱硬化性であって、半導体基体
上に硬化前の溶液状態で塗布されるものであり、例えば
デュポン（Ｄｕｐｏｎｔ ）社製のＲＫ−６９２又はＰ
Ｉ−１１００が挙げられる。また、他のポリイミド系樹
脂としては、原料の酸無水物及びジアミン化合物として
下記の物質を使用したものが望ましい。
上に硬化前の溶液状態で塗布されるものであり、例えば
デュポン（Ｄｕｐｏｎｔ ）社製のＲＫ−６９２又はＰ
Ｉ−１１００が挙げられる。また、他のポリイミド系樹
脂としては、原料の酸無水物及びジアミン化合物として
下記の物質を使用したものが望ましい。
酸無水物：
（１）無水ピロメリト酸
（２） ３．３’、４．４’−ペンゾフエノンテトラ
カルボン酸二無水物 ジアミン化合物： （１）４．４’−ジアミノジフェニルエーテル−３〜カ
ルボンアミド （２） ４ ＋ ４’ −ジアミノジフェニルエーテ
ルこのポリイミド系合成樹脂は硬化状ｍにおいて下記の
構造式を有している。
カルボン酸二無水物 ジアミン化合物： （１）４．４’−ジアミノジフェニルエーテル−３〜カ
ルボンアミド （２） ４ ＋ ４’ −ジアミノジフェニルエーテ
ルこのポリイミド系合成樹脂は硬化状ｍにおいて下記の
構造式を有している。
この合成樹脂は一般のポリイミド系樹脂とは異なってい
て、特にポリイミド−イソ−インドロキナゾリンジオン
樹脂（以下、ＰＩＱ樹脂と啼す）と称され、その製造方
法は特公ｗｓＪ８−２９５６号に示されている。このＰ
ＩＱ樹脂の上記原料は溶液状態で半導体基体上に塗布さ
れ、加熱処理で半硬化状態（１００〜３００Ｇ）又は、
硬化状態（３００Ｃ以上）とされる。このＰＩＱ樹脂は
、特Ｋ“シリコン基板、シリコン酸化物又はアルミニウ
ム膜に対する接着性が良く、しかも一般のポリイミド系
樹脂に比べて耐熱性にも優れたものである。
て、特にポリイミド−イソ−インドロキナゾリンジオン
樹脂（以下、ＰＩＱ樹脂と啼す）と称され、その製造方
法は特公ｗｓＪ８−２９５６号に示されている。このＰ
ＩＱ樹脂の上記原料は溶液状態で半導体基体上に塗布さ
れ、加熱処理で半硬化状態（１００〜３００Ｇ）又は、
硬化状態（３００Ｃ以上）とされる。このＰＩＱ樹脂は
、特Ｋ“シリコン基板、シリコン酸化物又はアルミニウ
ム膜に対する接着性が良く、しかも一般のポリイミド系
樹脂に比べて耐熱性にも優れたものである。
なお、本発明で使用可能な他の耐熱性樹脂としては、エ
ポキシ樹脂、メラミン樹脂等が挙げられ、いずれも上記
ポリイミド系樹脂と同様、イオン打込みや熱拡散時等の
熱に充分耐えるものである。
ポキシ樹脂、メラミン樹脂等が挙げられ、いずれも上記
ポリイミド系樹脂と同様、イオン打込みや熱拡散時等の
熱に充分耐えるものである。
以下、主として上記のＰＩＱ樹脂を用いた本発明の実施
例を図面について詳細に説明する。
例を図面について詳細に説明する。
まず第１Ａ図のように、Ｎ型シリコン基板１の一生面に
、５ｉＯｔｌ［２をマスクとする公知の拡散技術によっ
てＰｇウェル３を形成する。
、５ｉＯｔｌ［２をマスクとする公知の拡散技術によっ
てＰｇウェル３を形成する。
次いでマスク２をエツチングで除去した後、第１Ｂ図の
ように、窒化シリコン膜４をマスクとする公知の選択酸
化技術によってフィールドＳｉｎ！膜５を選択的に成長
させる。
ように、窒化シリコン膜４をマスクとする公知の選択酸
化技術によってフィールドＳｉｎ！膜５を選択的に成長
させる。
次いでマスク４及び下地の８４０．膜６を夫々エツチン
グで除去した後、第１Ｃ図のように、各素子領域の露出
面に酸化性雰囲気中での熱処理でゲート酸化ｌＩ７を形
成し、更にＣＶＤで全面にポリシリコン膜を成長させ、
これに公知のリン処理を施してから公知のフォトエツチ
ングを施し、図示の如き位置に各ポリシリコン膜８，９
．１０を夫々形成する。これらのポリシリコン膜のうち
、８及び１０はＣＭＯ８を構成するＭＩＳＦＥＴの各ゲ
ート電極となり、また９はフィールドＳｉｎ、膜５上の
配線となるものである。
グで除去した後、第１Ｃ図のように、各素子領域の露出
面に酸化性雰囲気中での熱処理でゲート酸化ｌＩ７を形
成し、更にＣＶＤで全面にポリシリコン膜を成長させ、
これに公知のリン処理を施してから公知のフォトエツチ
ングを施し、図示の如き位置に各ポリシリコン膜８，９
．１０を夫々形成する。これらのポリシリコン膜のうち
、８及び１０はＣＭＯ８を構成するＭＩＳＦＥＴの各ゲ
ート電極となり、また９はフィールドＳｉｎ、膜５上の
配線となるものである。
次いで全面にＰＩＱ樹脂を塗布、硬化させ、公知のフォ
トエツチングによってバターニングし、ウェル３の領域
からポリシリコン配線９の一部にかけてＰＩＱ樹脂層１
１を選択的に形成する。ここで注目すべきことは、ＰＩ
Ｑ樹脂のエッチャントはＳｉＯ，には作用しないから、
ゲート酸化膜７は勿論、ポリシリコン配＠９が存在する
フィールドＳｉｎ、膜５は何らエツチングされることが
なく、ポリシリコン配線９下には既述したようなＳｉｎ
ｇのアンダーエｙｆングは全く生じないことである。
トエツチングによってバターニングし、ウェル３の領域
からポリシリコン配線９の一部にかけてＰＩＱ樹脂層１
１を選択的に形成する。ここで注目すべきことは、ＰＩ
Ｑ樹脂のエッチャントはＳｉＯ，には作用しないから、
ゲート酸化膜７は勿論、ポリシリコン配＠９が存在する
フィールドＳｉｎ、膜５は何らエツチングされることが
なく、ポリシリコン配線９下には既述したようなＳｉｎ
ｇのアンダーエｙｆングは全く生じないことである。
従って、ポリシリコン配線９−フィールドＳｉｎ。
膜５間の段差は緩やかなものとなっている。
次いで第１Ｅ図のように、ＰＩＱ樹脂層１１゜フィール
ドＳｉｎ、膜５及びポリシリコン膜８を夫々マスクとし
て、全面にポロンのイオンビーム１２を１０１１１〜１
０１（至）−２と高濃度のドーズ量で照射し、ポリシリ
コンｌ［８の両側のゲート酸化膜７を通して基板ＩＫイ
オン打込みを行ない、しかる後アニールを経てソース又
はドレイン領域としてのＰ＋ ｒｔ１半導体領域１３及
び１４を夫々形成する。
ドＳｉｎ、膜５及びポリシリコン膜８を夫々マスクとし
て、全面にポロンのイオンビーム１２を１０１１１〜１
０１（至）−２と高濃度のドーズ量で照射し、ポリシリ
コンｌ［８の両側のゲート酸化膜７を通して基板ＩＫイ
オン打込みを行ない、しかる後アニールを経てソース又
はドレイン領域としてのＰ＋ ｒｔ１半導体領域１３及
び１４を夫々形成する。
これらのＰ＋型領域は共にセルファライン方式で（自己
整合的に）形成される。このイオン打込みに際し、ＰＩ
Ｑ樹脂層１１は打込みイオンのエネルギーで加熱されて
も充分な耐熱性を示し、変形等を生じることがなく、充
分なマスク効果を発揮することができる。
整合的に）形成される。このイオン打込みに際し、ＰＩ
Ｑ樹脂層１１は打込みイオンのエネルギーで加熱されて
も充分な耐熱性を示し、変形等を生じることがなく、充
分なマスク効果を発揮することができる。
次いで第１Ｆ図のように、今度は第１Ｅ図のイオン打込
み領域上をＰＩＱ樹脂層１５で彼覆する。
み領域上をＰＩＱ樹脂層１５で彼覆する。
このＰＩＱ樹脂層１５も上記ＰＩＱ樹脂層１１と同様、
Ｓｉｎ、をエツチングしないエッチャントでバターニン
グされる。そして、ＰＩＱ樹脂層１５゜フィールドＳ１
０．膜５及びポリシリコン膜１０を夫々マスクとして、
全面にリン又は砒素のイオンビーム１６を１０”−１０
” ３１−２のドーズ量で照射し、ポリシリコン膜１０
の両側のゲート酸化膜７を通してイオン打込みを行ない
、アニール処理を施す。これによって、ソース又はドレ
イン領域としてのＮ＋渥半導体領域１７及び１Ｂをウェ
ル３内にセルファライン方式で夫々形成する。
Ｓｉｎ、をエツチングしないエッチャントでバターニン
グされる。そして、ＰＩＱ樹脂層１５゜フィールドＳ１
０．膜５及びポリシリコン膜１０を夫々マスクとして、
全面にリン又は砒素のイオンビーム１６を１０”−１０
” ３１−２のドーズ量で照射し、ポリシリコン膜１０
の両側のゲート酸化膜７を通してイオン打込みを行ない
、アニール処理を施す。これによって、ソース又はドレ
イン領域としてのＮ＋渥半導体領域１７及び１Ｂをウェ
ル３内にセルファライン方式で夫々形成する。
次いでマスク１５をすべてエツチングで除去した後、第
１Ｇ図のようＫ、酸化性雰囲気中での熱感＠ＶＣよって
各ポリシリコン膜８．９．１０の表面ＫＳｉＯ，瞑１９
を形成する。
１Ｇ図のようＫ、酸化性雰囲気中での熱感＠ＶＣよって
各ポリシリコン膜８．９．１０の表面ＫＳｉＯ，瞑１９
を形成する。
次いで第１Ｈ図のように、ＣＶＤで全面ＫＩＪンシリケ
ートガラス膜２０を被着し、このガラス膜及び下地のゲ
ート酸化膜を順次エツチングして各コンタクトホールな
形成し、更Ｋ例えば真空蒸着技術でアルミニウムを全面
に付着させ、これを公知のフォトエツチングでバターニ
ングし【各アルミニウム配線又は電極２１．２２．２３
等を夫々形成する。なお、他の箇所での断面は第２図の
如くであってよいが、この第２図では図示したＣＭＯ８
以外のアルミニウム配線２４がガラスｌ［２０上に設け
られている。
ートガラス膜２０を被着し、このガラス膜及び下地のゲ
ート酸化膜を順次エツチングして各コンタクトホールな
形成し、更Ｋ例えば真空蒸着技術でアルミニウムを全面
に付着させ、これを公知のフォトエツチングでバターニ
ングし【各アルミニウム配線又は電極２１．２２．２３
等を夫々形成する。なお、他の箇所での断面は第２図の
如くであってよいが、この第２図では図示したＣＭＯ８
以外のアルミニウム配線２４がガラスｌ［２０上に設け
られている。
上記の製造工程から理解されるように、第１Ｄ図〜第１
Ｆ図の工程でマスクとして使用されるＰＩＱ樹脂層１１
及び１５は、Ｓｉｎ、をエツチングすることなくパター
ニングされるため、下層のポリシリコン配線９とフィー
ルドＳｉｎ、膜５との段差は緩やかであり、これに伴な
ってその段差部分でのガラスＪｌ［２０（第１Ｈ図）の
勾配も緩やかとなるから、第１Ｈ図及び第２図での上層
アルミニウム配１ｍ１１２２及び２４の被着性（カバレ
ジ）が良好となり、段切れを生じることがない。
Ｆ図の工程でマスクとして使用されるＰＩＱ樹脂層１１
及び１５は、Ｓｉｎ、をエツチングすることなくパター
ニングされるため、下層のポリシリコン配線９とフィー
ルドＳｉｎ、膜５との段差は緩やかであり、これに伴な
ってその段差部分でのガラスＪｌ［２０（第１Ｈ図）の
勾配も緩やかとなるから、第１Ｈ図及び第２図での上層
アルミニウム配１ｍ１１２２及び２４の被着性（カバレ
ジ）が良好となり、段切れを生じることがない。
また、上層アルミニウム配線２２及び２４を７ｔトエツ
チングで形成するに際し、上記段差部分での７オトレジ
ストの被着性も良好となるから、 ′□その段
差部分において露光時の光の漏れ又は廻り込み現象がな
く、所期の露光パターンにフォトレジストを感光させる
ことができる。従って、このフォトレジストをマスクと
するアルミニウム膜のエツチングの結果、得られたアル
ミニウム配線２２及び２４の形状が目的とするものから
変形することがなく、常に所望の配線幅に加工できる。
チングで形成するに際し、上記段差部分での７オトレジ
ストの被着性も良好となるから、 ′□その段
差部分において露光時の光の漏れ又は廻り込み現象がな
く、所期の露光パターンにフォトレジストを感光させる
ことができる。従って、このフォトレジストをマスクと
するアルミニウム膜のエツチングの結果、得られたアル
ミニウム配線２２及び２４の形状が目的とするものから
変形することがなく、常に所望の配線幅に加工できる。
これに反し、第４図に示すように、イオン打込み時のマ
スクとしてＣＶＤｋよるＳｉｎ、層２５を用いた場合、
そのパターニング時のエッチャントによってゲート酸化
膜７と共にフィールドＳ ｉ Ｏ。
スクとしてＣＶＤｋよるＳｉｎ、層２５を用いた場合、
そのパターニング時のエッチャントによってゲート酸化
膜７と共にフィールドＳ ｉ Ｏ。
膜５もエツチングされ、ポリシリコン配線９の端部下に
アンダーエッチ部２６が生じてしまう。このアンダーエ
ッチ部分２６によって既述した如く、上層配線の段切れ
が生じるか、或いはフォトレジストの感光状態が悪くな
って第３図に一点鎖線２７で示すようにエツチングで得
られた上層アルミニウム配線２２が部分的に変形（配線
幅の縮小）が生じてしまうので、その加工性が悪くなり
、不適当である。
アンダーエッチ部２６が生じてしまう。このアンダーエ
ッチ部分２６によって既述した如く、上層配線の段切れ
が生じるか、或いはフォトレジストの感光状態が悪くな
って第３図に一点鎖線２７で示すようにエツチングで得
られた上層アルミニウム配線２２が部分的に変形（配線
幅の縮小）が生じてしまうので、その加工性が悪くなり
、不適当である。
第５図は第１図に示した工場の変形例を示すものである
つ この例によれば、第１Ｃ図の工程直後に酸化性雰囲気中
での熱処理で各ポリシリコン膜８，９゜１００表面にＳ
ｉｎ、膜１９を形成し、しかる後にＰＩＱ樹脂層１１（
及び１５）を交互に被着してイオン打込みを行ない、こ
れＫよってＰ＋型領域１３．１４（及びＮ＋蚕領領域１
７１８）を形成するようにしている。
つ この例によれば、第１Ｃ図の工程直後に酸化性雰囲気中
での熱処理で各ポリシリコン膜８，９゜１００表面にＳ
ｉｎ、膜１９を形成し、しかる後にＰＩＱ樹脂層１１（
及び１５）を交互に被着してイオン打込みを行ない、こ
れＫよってＰ＋型領域１３．１４（及びＮ＋蚕領領域１
７１８）を形成するようにしている。
第５図のように実施しても、上述と同様の構造のＣＭＯ
８を作成でき、上層配線の段切れ防止や加工性の向上を
期待できる。
８を作成でき、上層配線の段切れ防止や加工性の向上を
期待できる。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である例えば、上述の
イオン打込みに代えて、熱拡散法によっても所定の不純
物を導入することができる。
術的思想に基いて更に変形が可能である例えば、上述の
イオン打込みに代えて、熱拡散法によっても所定の不純
物を導入することができる。
また、上述の各半導体領域の導電型を逆導電型に変換し
てもよ、シ・。また、上述したソース及びドレイン領域
を形成する場合以外にも、ＰＩＱ樹脂層をマスクとする
他の拡散領域の形成等を行なうことができる。なお、本
発明は上述のＣＭＯ８ＩＣに限らず、種々のデバイスに
も適用可能である。
てもよ、シ・。また、上述したソース及びドレイン領域
を形成する場合以外にも、ＰＩＱ樹脂層をマスクとする
他の拡散領域の形成等を行なうことができる。なお、本
発明は上述のＣＭＯ８ＩＣに限らず、種々のデバイスに
も適用可能である。
図面は本発明を例示的に説明するものであって、第１Ａ
図〜第１Ｈ図は本発明の実施例によるＣＭＯ８の作成方
法を工程順に示す各断面図、第２図はＣＭＯ８の別の箇
所での断面図、第３図は第１Ｈ図の平面図、第４図はＣ
ＶＤによるＳｉｎ、層をマスクとした場合の第１Ｄ図と
同様の断面図、第５図は本発明の別の実施例による方法
の一工程を示す断面図である。 なお、図面に用いられている符号において、８及び１０
はポリシリコンゲート電極、９は下層ポリシリコン配線
、１１及び１５はＰＩＱ樹脂層、１２はボロンイオン、
１６はリン又は砒素イオン、２１．２２．２３及び２４
はアルミニウム配線又は電極、２５はｓｉｏ、層、２６
はアンダーエッチ部分である。 第１Ａ図 第１Ｂ図 第１Ｄ図 第１Ｑ図 第１Ｈ図
図〜第１Ｈ図は本発明の実施例によるＣＭＯ８の作成方
法を工程順に示す各断面図、第２図はＣＭＯ８の別の箇
所での断面図、第３図は第１Ｈ図の平面図、第４図はＣ
ＶＤによるＳｉｎ、層をマスクとした場合の第１Ｄ図と
同様の断面図、第５図は本発明の別の実施例による方法
の一工程を示す断面図である。 なお、図面に用いられている符号において、８及び１０
はポリシリコンゲート電極、９は下層ポリシリコン配線
、１１及び１５はＰＩＱ樹脂層、１２はボロンイオン、
１６はリン又は砒素イオン、２１．２２．２３及び２４
はアルミニウム配線又は電極、２５はｓｉｏ、層、２６
はアンダーエッチ部分である。 第１Ａ図 第１Ｂ図 第１Ｄ図 第１Ｑ図 第１Ｈ図
Claims (1)
- １、半導体基体上に耐熱性樹脂層を被着する工程と、こ
の耐熱性樹脂層を所定形状に加重する工程と、少なくと
もこの加工された耐熱性樹脂層をマスクとして前記半導
体基体上に不純物を選択的に導入する工程とを夫々有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104459A JPS587866A (ja) | 1981-07-06 | 1981-07-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104459A JPS587866A (ja) | 1981-07-06 | 1981-07-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587866A true JPS587866A (ja) | 1983-01-17 |
Family
ID=14381177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104459A Pending JPS587866A (ja) | 1981-07-06 | 1981-07-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587866A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169163A (ja) * | 1984-02-13 | 1985-09-02 | Hitachi Ltd | 半導体装置 |
-
1981
- 1981-07-06 JP JP56104459A patent/JPS587866A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169163A (ja) * | 1984-02-13 | 1985-09-02 | Hitachi Ltd | 半導体装置 |
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