JPH0274074A - 半導体基板 - Google Patents

半導体基板

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JPH0274074A
JPH0274074A JP22571788A JP22571788A JPH0274074A JP H0274074 A JPH0274074 A JP H0274074A JP 22571788 A JP22571788 A JP 22571788A JP 22571788 A JP22571788 A JP 22571788A JP H0274074 A JPH0274074 A JP H0274074A
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JP
Japan
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trench
gate
orientation
threshold voltage
crystal
Prior art date
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Pending
Application number
JP22571788A
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English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
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Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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    • H01L29/42356—Disposition, e.g. buried gate electrode
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野］ 本発明は、半導体単結晶基板の基板面方位とオリエンテ
ーション・フラット結晶方位に関する。
〔従来の技術」 従来、Ｓｉを代表とする半導体単結晶基板の基板面方位
は（１００）が主として用いられ、オリエンテーション
・フラット結晶方位は＜１１０＞が用いられるのが通例
であった。
［発明が解決しようとする課題］ しかし、上記従来技術によると、１−レンチ・ゲート電
界効果トランジスタを製作する場合に、トレンチ・ゲー
ト部の側壁のしきい値電圧とコーナ一部のしきい値電圧
とが大巾に異なると云う課題があった。
本発明は、かかる従来技術の課題を解決し、トレンチ・
ゲート電界効果トランジスタのトレンチ・ゲート部の側
壁のしきい値電圧とコーナ一部のしきい値電圧との差異
を小中にとどめる半導体基板の結晶面方位とオリエンテ
ーション・フラット結晶方位とを提供する事を目的とす
る。
［課題を解決するための手段］ 上記課題を解決するために、本発明は、半導体基板に関
し、半導体基板表面の面方位を（１１０）となし、且つ
オリエンテーション・フラットの結晶方位を＜１１０＞
となす手段をとる。
〔実　施　例］ 以下、実施例により本発明を詳述する。
第１図は本発明の実施例を示すＳｉウェーへの表面図で
あり、（１１０）結晶面を有するＳｉつ工−ハのオリエ
ンテーション・フラット１を〈１１０＞結晶方位となし
た状態を示している。
第２図は本発明の応用例を示すトレンチ・ゲートＭＯ５
ＦＥＴの要部の断面図である。すなわち、Ｓｉ基板２の
表面には拡散層３及びトレンチ・ゲート部となるトレン
チ内にゲート酸化１ｉ４及びゲート電極５を形成して成
り、該トレンチ・ゲートの側壁は（１１０）となるが、
コーナー６部は、（１００）から（１１０）を経て、（
１１１）迄巾広い結晶面を取る事を示している。
（発明の効果］ 本発明の如く、半導体基板の結晶面方位を（１１０）と
なし、オリエンテーション・フラットを＜１１０＞方向
となす事により、トレンチ・ゲート電界効果トランジス
タのトレンチ・ゲートのコーナ一部のしきい値電圧を（
１１０３面でのしきい値電圧を中心に、上・下に、小中
に変動したしきい値と電圧となす事ができる効果がある
。
第１図は本発明の実施例を示すＳｉウェーハの平面図、
第２図は本発明の一応用例を示すトレンチ・ゲートＭＯ
５ＦＥＴの要部の断面図である。
・オリエンテーション・フラット ・Ｓｉ基板 ・拡散層 ・ゲート酸化膜 ・ゲート電極 ・コーナー 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　上　柳　雅　誉（他１名）
【図面の簡単な説明】

Claims (1)

    【特許請求の範囲】
  1. 半導体基板表面の面方位を（１１０）となし、且つ、オ
    リエンテーション・フラットの結晶方位を＜１１０＞と
    なす事を特徴とする半導体基板。
JP22571788A 1988-08-08 1988-09-09 半導体基板 Pending JPH0274074A (ja)

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Application Number Priority Date Filing Date Title
JP22571788A JPH0274074A (ja) 1988-09-09 1988-09-09 半導体基板
EP19890114205 EP0354449A3 (en) 1988-08-08 1989-08-01 Semiconductor single crystal substrate
KR1019890011143A KR900003981A (ko) 1988-08-08 1989-08-04 반도체 단결정 기판

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107650A (en) * 1994-02-21 2000-08-22 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and manufacturing method thereof
KR100564531B1 (ko) * 1998-10-19 2006-05-25 페어차일드코리아반도체 주식회사 트랜치게이트구조를갖는전력모스펫및그제조방법
US7411274B2 (en) 2003-02-07 2008-08-12 Shin-Etsu Handotai Co., Ltd. Silicon semiconductor substrate and its manufacturing method

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