JPH0316223A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0316223A JPH0316223A JP15188389A JP15188389A JPH0316223A JP H0316223 A JPH0316223 A JP H0316223A JP 15188389 A JP15188389 A JP 15188389A JP 15188389 A JP15188389 A JP 15188389A JP H0316223 A JPH0316223 A JP H0316223A
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- polysilicon
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、大容量メモリなどの製造に重要である多履配
線形或に関するものである。
線形或に関するものである。
従来の技術
第２図に従来の製造方法の断面図を示す。図示するよう
に、ポリシリコンゲートと隣接するポリシリコンゲート
の間隔が通常３０μｍ以上であジ最大では９０μｍ程度
と広くなっている。このポリシリコンゲー１− ３ ｉ
形成後、ボロン（Ｂ），リン（Ｐ）を含む酸化ケイ素膜
４を堆積し、９００℃Ｎ２雰囲気中で熱処理を行い、ス
ルーホールを形成した後に、ポリシリコン膜６を堆積し
９００℃ＰＨ３ＪＪ囲気中で不純物拡散を行っていた。
に、ポリシリコンゲートと隣接するポリシリコンゲート
の間隔が通常３０μｍ以上であジ最大では９０μｍ程度
と広くなっている。このポリシリコンゲー１− ３ ｉ
形成後、ボロン（Ｂ），リン（Ｐ）を含む酸化ケイ素膜
４を堆積し、９００℃Ｎ２雰囲気中で熱処理を行い、ス
ルーホールを形成した後に、ポリシリコン膜６を堆積し
９００℃ＰＨ３ＪＪ囲気中で不純物拡散を行っていた。
発明が解決しようとする課題
上記従来の方法では、隣接するポリシリコンゲートの間
隔が広くなっているポリシリコンゲート端で、図示する
ように、突起人が発生する。この突起▲が第２図のポリ
シリコン６のパターンニングを困難なものとし、突起底
部でエッチング残クが発生し、ポリシリコン６のブリッ
ジが生ずるという問題点があった。この突起は、ポリシ
リコン６がＢＰＳ（ｒ膜４全面に被覆している状態で熱
処理を行うと生ずるものであク、ＢＰＳＧ膜４の下地の
ポリシリコンゲート３間隔が３０μｍ以上離れている場
合に特に顕著となる。
隔が広くなっているポリシリコンゲート端で、図示する
ように、突起人が発生する。この突起▲が第２図のポリ
シリコン６のパターンニングを困難なものとし、突起底
部でエッチング残クが発生し、ポリシリコン６のブリッ
ジが生ずるという問題点があった。この突起は、ポリシ
リコン６がＢＰＳ（ｒ膜４全面に被覆している状態で熱
処理を行うと生ずるものであク、ＢＰＳＧ膜４の下地の
ポリシリコンゲート３間隔が３０μｍ以上離れている場
合に特に顕著となる。
課題を解決するための手段
上記課題を解決するために，本発明は、電圧を印加しな
いポリシリコンのダミーパターンを形成し、ポリシリコ
ンゲート間隔を３０μｍ以下にしようとするものである
。
いポリシリコンのダミーパターンを形成し、ポリシリコ
ンゲート間隔を３０μｍ以下にしようとするものである
。
作用
突起は、ポリシリコンのゲート電極間隔が３０μ一以上
になると突起の高さが大きくなる傾向をもっている。上
記手段によって，ポリシリコンゲート間隔が小さくなク
突起が発生しなくなる。
になると突起の高さが大きくなる傾向をもっている。上
記手段によって，ポリシリコンゲート間隔が小さくなク
突起が発生しなくなる。
実施例
第１図に本発明の一実施例の断面図を示した。
隣接するポリシリコンゲートの間隔が９０μＳＯように
広い箇所に電圧の印加されないポリシリコンのダミーパ
ターン７ｔ−ポリシリコンゲート形成と同時に形成し、
ポリシリコンゲートとポリシリコンダミーの間隔を３０
μ冨としている。その後、Ｂ，ＰＩ含む酸化ケイ素膜４
（ＢＰＳＧ膜）３５００人を堆積後、９００℃Ｎ２雰囲
気中で熱処理を行い，スルーホールを形成後、ポリシリ
コン膜６を堆積し、９００℃ＰＨ，雰囲気中で不純物を
拡散した。このように、ポリシリコンゲート３間隔にダ
ミー７を形成することによク、突起を抑制した。
広い箇所に電圧の印加されないポリシリコンのダミーパ
ターン７ｔ−ポリシリコンゲート形成と同時に形成し、
ポリシリコンゲートとポリシリコンダミーの間隔を３０
μ冨としている。その後、Ｂ，ＰＩ含む酸化ケイ素膜４
（ＢＰＳＧ膜）３５００人を堆積後、９００℃Ｎ２雰囲
気中で熱処理を行い，スルーホールを形成後、ポリシリ
コン膜６を堆積し、９００℃ＰＨ，雰囲気中で不純物を
拡散した。このように、ポリシリコンゲート３間隔にダ
ミー７を形成することによク、突起を抑制した。
発明の効果
本発明によク、Ｂ ，Ｐ’ｉ含む酸化ケイ素と上層のポ
リシリコン膜からなる突起の発生を抑制することができ
、Ｂ，Ｐｔ−含む酸化ケイ素膜上のポリシリコンのパタ
ーニングを容易にすることが可能となった。
リシリコン膜からなる突起の発生を抑制することができ
、Ｂ，Ｐｔ−含む酸化ケイ素膜上のポリシリコンのパタ
ーニングを容易にすることが可能となった。
第１図は本発明の一実施例の半導体基板の断面図，第２
図は従来の技術にかける半導体基板の断面図である。 １・・・・・・８１基板％２・・・・・・ゲート酸化膜
、３・・・・・・ポリシリコンゲート、４・・・・・・
ＢＰＳＧＪＩ！，５・・・・・・ポリシリコン膜，６・
・・・・・不純物拡散層、７・・・・・・ポリシリコン
ダミー
図は従来の技術にかける半導体基板の断面図である。 １・・・・・・８１基板％２・・・・・・ゲート酸化膜
、３・・・・・・ポリシリコンゲート、４・・・・・・
ＢＰＳＧＪＩ！，５・・・・・・ポリシリコン膜，６・
・・・・・不純物拡散層、７・・・・・・ポリシリコン
ダミー
Claims (1)
- 半導体基板上に、ポリシリコンゲート電極を形成し、
不純物としてボロン（Ｂ）、リン（Ｐ）を含む酸化ケイ
素膜を堆積し、８５０℃以上の熱処理を行い、スルーホ
ールを形成し、ポリシリコン膜を堆積し、ポリシリコン
に不純物を拡散、熱処理を行う工程を含む製造工程にお
いて、上記ポリシリコンゲート電極が隣接するポリシリ
コンゲート電極との間隔が３０μｍ以上離れている場合
に、このポリシリコンゲート電極間に、電圧の印加され
ないポリシリコンダミーパターンを形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15188389A JPH0316223A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15188389A JPH0316223A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316223A true JPH0316223A (ja) | 1991-01-24 |
Family
ID=15528289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15188389A Pending JPH0316223A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316223A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5565219A (en) * | 1993-09-14 | 1996-10-15 | Kabushiki Kaisha Kobe Seiko Sho | Bank quantity adjusting device for extruder |
| US5663599A (en) * | 1994-07-25 | 1997-09-02 | United Microelectronics Corporation | Metal layout pattern for improved passivation layer coverage |
| US5728628A (en) * | 1994-05-27 | 1998-03-17 | Texas Instruments Incorporated | Two-step metal etch process for selective gap fill of submicron inter-connects and structure for same |
| US5915201A (en) * | 1995-11-22 | 1999-06-22 | United Microelectronics Corporation | Trench surrounded metal pattern |
| US5924006A (en) * | 1994-11-28 | 1999-07-13 | United Microelectronics Corp. | Trench surrounded metal pattern |
-
1989
- 1989-06-14 JP JP15188389A patent/JPH0316223A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5565219A (en) * | 1993-09-14 | 1996-10-15 | Kabushiki Kaisha Kobe Seiko Sho | Bank quantity adjusting device for extruder |
| US5728628A (en) * | 1994-05-27 | 1998-03-17 | Texas Instruments Incorporated | Two-step metal etch process for selective gap fill of submicron inter-connects and structure for same |
| US5663599A (en) * | 1994-07-25 | 1997-09-02 | United Microelectronics Corporation | Metal layout pattern for improved passivation layer coverage |
| US5924006A (en) * | 1994-11-28 | 1999-07-13 | United Microelectronics Corp. | Trench surrounded metal pattern |
| US5915201A (en) * | 1995-11-22 | 1999-06-22 | United Microelectronics Corporation | Trench surrounded metal pattern |
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