JPH02207538A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲートの側壁に絶縁物を有する半導体装
置の製法に係り、特に、絶縁物の軟化を防止するのに好
適な半導体装置の製造方法に関する。
置の製法に係り、特に、絶縁物の軟化を防止するのに好
適な半導体装置の製造方法に関する。
従来の装置の一実施例を第１図により説明する。
半導体基板１１の上にｎ−層１２．ｐ層１３゜ｎ＋Ｊ１
１５が形成され、ゲート電極３１の側壁に絶縁物２３が
形成され、ｎ十層１５と９層１３に低抵抗接触している
。
１５が形成され、ゲート電極３１の側壁に絶縁物２３が
形成され、ｎ十層１５と９層１３に低抵抗接触している
。
第３図（特願昭６２−２０８１２３）は、従来の自己整
合を用いた半導体装置に製造方法を示す。
合を用いた半導体装置に製造方法を示す。
（ａ）ｎ−層上にゲート酸化膜２１．ゲート電極３１．
絶縁膜２２を順次形成し、所望の所を残し取り除く、そ
の後、ゲート領域をマスクとして、取り除かれた部分に
ｐ型不純物、例えばＢ（ボロン）をイオン注入する。（
ｂ）イオン注入したＢ（ボロン）を活性化、拡散し、２
層１３を形成する。（Ｃ）その後上面全面に絶縁物、例
えばＰＳＧ２４を堆積する。（ｄ）異方性ドライエツチ
ングにより、側壁にのみＰＳＧ２４を残す、（ｅ）その
後、熱処理することにより、ＰＳＧ２４中のｐ（リン）
を２層１３中に拡散する。（ｆ）上方より、ソース電極
４２を堆積することにより、 ｎ＋十層５と２層１３が
短絡される。
絶縁膜２２を順次形成し、所望の所を残し取り除く、そ
の後、ゲート領域をマスクとして、取り除かれた部分に
ｐ型不純物、例えばＢ（ボロン）をイオン注入する。（
ｂ）イオン注入したＢ（ボロン）を活性化、拡散し、２
層１３を形成する。（Ｃ）その後上面全面に絶縁物、例
えばＰＳＧ２４を堆積する。（ｄ）異方性ドライエツチ
ングにより、側壁にのみＰＳＧ２４を残す、（ｅ）その
後、熱処理することにより、ＰＳＧ２４中のｐ（リン）
を２層１３中に拡散する。（ｆ）上方より、ソース電極
４２を堆積することにより、 ｎ＋十層５と２層１３が
短絡される。
上記、従来の製造方法では、（ｅ）のＰＳＧ２４中のＰ
（リン）を２層１３中に拡散する工程で、以下の３つの
問題があり、第４図により説明する。
（リン）を２層１３中に拡散する工程で、以下の３つの
問題があり、第４図により説明する。
（１）ｎ土層１５とソース電極４２とのコンタクト抵抗
を低減するために、ＰＳＧは高濃度にすることが望まし
いが、ＰＳＧの軟化の度合は、リン濃度に強く依存する
。このため、熱処理により、ＰＳＧ２４が軟化し、その
結果、ゲート電極３１とソース電極４２の短絡が懸念さ
れる。
を低減するために、ＰＳＧは高濃度にすることが望まし
いが、ＰＳＧの軟化の度合は、リン濃度に強く依存する
。このため、熱処理により、ＰＳＧ２４が軟化し、その
結果、ゲート電極３１とソース電極４２の短絡が懸念さ
れる。
（２）熱処理中に、ＰＳＧ２４からＰ（リン）が飛散し
、図のＡ部に２層１３がｎ反転してしまう。
、図のＡ部に２層１３がｎ反転してしまう。
（３）ＰＳＧ２４とソース電極４２の界面において、Ｐ
ＳＧとＨ２Ｏが反応し、リン酸を生成し、電極が腐食す
るという問題があった。
ＳＧとＨ２Ｏが反応し、リン酸を生成し、電極が腐食す
るという問題があった。
本発明の目的は、ＰＳＧの軟化及び２層のｎ反転を防止
し、さらにソース電極の腐食を防止することにある。
し、さらにソース電極の腐食を防止することにある。
上記目的は、ｎ＋層を形成する工程の前に、絶縁物を堆
積することによって達成される。
積することによって達成される。
本発明では、ＰＳＧ２４からＰ（リン）を拡散する熱処
理を施す前に、上面を絶縁物５１、例えばＳｉｎｇで覆
うため、ゲートの側壁に設けたＰＳＧ２４が上記５ｉＯ
ｚ５１により覆われており、熱処理により軟化で生じる
形状変化を防止でき、その結果、ゲート電極３１とソー
ス電極４２の短絡を防ぐことができる。また、上記Ｓｉ
ｎｇ５１は熱処理しこおけるリンの飛散のストッパとし
て働き、２層１３のｎ反転を防止することもできる。ま
た、上記５ｉＯｚ５１を異方性のドライエツチングで除
去する際に、ゲート側壁の上に５ｉＯｚ５１が残るため
、高濃度ＰＳＧ２４によるソース電極４２の腐食を防止
できる。
理を施す前に、上面を絶縁物５１、例えばＳｉｎｇで覆
うため、ゲートの側壁に設けたＰＳＧ２４が上記５ｉＯ
ｚ５１により覆われており、熱処理により軟化で生じる
形状変化を防止でき、その結果、ゲート電極３１とソー
ス電極４２の短絡を防ぐことができる。また、上記Ｓｉ
ｎｇ５１は熱処理しこおけるリンの飛散のストッパとし
て働き、２層１３のｎ反転を防止することもできる。ま
た、上記５ｉＯｚ５１を異方性のドライエツチングで除
去する際に、ゲート側壁の上に５ｉＯｚ５１が残るため
、高濃度ＰＳＧ２４によるソース電極４２の腐食を防止
できる。
以下、本発明の一実施例を第２図により説明する。ゲー
トの側壁にのみＰＳＧ２４を残すドライエツチングまで
は従来の製造方法と同じである。
トの側壁にのみＰＳＧ２４を残すドライエツチングまで
は従来の製造方法と同じである。
次に、（、）上方より、５ｉＯｚ膜５１を例えば反応温
度の低いＣＶＤ法を用いて堆積する。（ｂ）その後、熱
処理することにより、ＰＳＧ２４中のＰ（リン）を２層
１３中に拡散し、ｎ土層１５を形成する。（ｃ）異方性
のドライエツチングにより、（ａ）で堆積した５ｉｎ２
膜５１を全面除去する。但し、ここで、ＰＳＧ２４の表
面に異方性ドライエツチングによるエツチング残りがあ
っても良い、（ｄ）上方より、ソース電極４２を堆積す
ることにより、ｎ土層１５と２層１３が短絡される。
度の低いＣＶＤ法を用いて堆積する。（ｂ）その後、熱
処理することにより、ＰＳＧ２４中のＰ（リン）を２層
１３中に拡散し、ｎ土層１５を形成する。（ｃ）異方性
のドライエツチングにより、（ａ）で堆積した５ｉｎ２
膜５１を全面除去する。但し、ここで、ＰＳＧ２４の表
面に異方性ドライエツチングによるエツチング残りがあ
っても良い、（ｄ）上方より、ソース電極４２を堆積す
ることにより、ｎ土層１５と２層１３が短絡される。
第５図は本発明の製造方法の応用例である。従来、ｎ土
層１５下の２層１３の横方向抵抗を下げるため、ゲート
の側壁に残っているＰＳＧ２４をマスクとしてｐ型不純
物、例えばボロンをイオン注入していた。しかし、ソー
ス電極とのコンタクト領域となるｎ土層の一部が、ボロ
ンを打込んだためにオーバラップし、濃度が低くなって
しまう。
層１５下の２層１３の横方向抵抗を下げるため、ゲート
の側壁に残っているＰＳＧ２４をマスクとしてｐ型不純
物、例えばボロンをイオン注入していた。しかし、ソー
ス電極とのコンタクト領域となるｎ土層の一部が、ボロ
ンを打込んだためにオーバラップし、濃度が低くなって
しまう。
本発明では、（ａ）に示すように、ボロンをイオン注入
する箇所は、表面に５ｉＯｚ５Ｌが堆積しているため制
限され、ｎ土層１５とソース電極４２のコンタクト領域
はマスクされ、ボロンが入らない、（ｂ）では、打込ん
だボロンとＰｓＧ２４中のＰ（リン）を熱処理により同
時に拡散し、ｐ土層１６及びｎ土層１５を形成する。（
Ｑ）は、（ａ）で堆積した５ｉＯｚ５１を異方性ドライ
エツチングを用いて全面除去する。但し、ここでＰＳＧ
２４表面に、Ｓｉ○２５１が残っても良い。
する箇所は、表面に５ｉＯｚ５Ｌが堆積しているため制
限され、ｎ土層１５とソース電極４２のコンタクト領域
はマスクされ、ボロンが入らない、（ｂ）では、打込ん
だボロンとＰｓＧ２４中のＰ（リン）を熱処理により同
時に拡散し、ｐ土層１６及びｎ土層１５を形成する。（
Ｑ）は、（ａ）で堆積した５ｉＯｚ５１を異方性ドライ
エツチングを用いて全面除去する。但し、ここでＰＳＧ
２４表面に、Ｓｉ○２５１が残っても良い。
（ｄ）は、ソース電極４２を堆積し、ｎ土層１５とｐ土
層１６を短絡したものである。
層１６を短絡したものである。
本発明によれば、熱処理によるＰＳＧの軟化を防止し、
ゲート電極３１とソース電極４２を確実に絶縁できる。
ゲート電極３１とソース電極４２を確実に絶縁できる。
また、ＰＳＧからのＰ（リン）の飛散を防止できるので
２層のｎ反転を防ぐこともできる。また、ＰＳＧの表面
に５ｉＯｚを残すことにより、ソース電極の腐食を防ぐ
効果がある。
２層のｎ反転を防ぐこともできる。また、ＰＳＧの表面
に５ｉＯｚを残すことにより、ソース電極の腐食を防ぐ
効果がある。
第１図は本発明の一実施例を示す図、第２図（ａ）〜（
ｄ）は本発明の製造方法の例を示す図、第３図（、）〜
（ｆ）は従来の製造方法の例を示す図、第４図は従来例
の問題点を示す図、第５図（ａ）〜（ｄ）は本発明の一
応用例を示す図である。 １・・・半導体装置、１１・・・半導体基板、１２・・
・ｎ−層、２４・・・不純物を含む絶縁膜、３１・・・
ゲート電極、４１・・・ドレイン電極、４２・・・ソー
ス電極、率 ！ 目 第 ３ 目 Ｂ＋ 奉 凹 第
ｄ）は本発明の製造方法の例を示す図、第３図（、）〜
（ｆ）は従来の製造方法の例を示す図、第４図は従来例
の問題点を示す図、第５図（ａ）〜（ｄ）は本発明の一
応用例を示す図である。 １・・・半導体装置、１１・・・半導体基板、１２・・
・ｎ−層、２４・・・不純物を含む絶縁膜、３１・・・
ゲート電極、４１・・・ドレイン電極、４２・・・ソー
ス電極、率 ！ 目 第 ３ 目 Ｂ＋ 奉 凹 第
Claims (1)
- 【特許請求の範囲】 １、一方導電型の半導体層表面にゲート酸化膜、ゲート
電極及び絶縁膜の三層積層構造の絶縁ゲートを選択的に
形成する工程と、絶縁ゲートをマスクとして半導体層内
に他方導電型で半導体層より高不純物濃度を有するウェ
ル層を形成する工程と、絶縁ゲートの側壁に一方導電型
の不純物を含む膜を形成する工程と、一方導電型の不純
物を含む膜からウェル層内に不純物を拡散して一方導電
型でウェル層より高不純物濃度を有するソース層を形成
する工程とを具備する絶縁ゲートを有する半導体装置の
製法において、ソース層を形成する工程の前に、絶縁物
を堆積する工程を含むことを特徴とする半導体装置の製
造方法。 ２、特許請求の範囲第１項において、半導体装置の製造
方法に於てソース層形成後に前記絶縁物を除去する工程
を含むことを特徴とする半導体装置の製造方法。 ３、特許請求の範囲第２項において、半導体装置の製造
方法に於て絶縁ゲートの側壁の膜の上に前記絶縁物を残
すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027458A JPH07101694B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027458A JPH07101694B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02207538A true JPH02207538A (ja) | 1990-08-17 |
| JPH07101694B2 JPH07101694B2 (ja) | 1995-11-01 |
Family
ID=12221675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1027458A Expired - Lifetime JPH07101694B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101694B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4850677A (ja) * | 1971-10-20 | 1973-07-17 | ||
| JPS60124874A (ja) * | 1983-12-12 | 1985-07-03 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Ｆｅｔ構造体の製造方法 |
| JPS63249374A (ja) * | 1987-04-06 | 1988-10-17 | Hitachi Ltd | 半導体装置 |
-
1989
- 1989-02-08 JP JP1027458A patent/JPH07101694B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4850677A (ja) * | 1971-10-20 | 1973-07-17 | ||
| JPS60124874A (ja) * | 1983-12-12 | 1985-07-03 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Ｆｅｔ構造体の製造方法 |
| JPS63249374A (ja) * | 1987-04-06 | 1988-10-17 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101694B2 (ja) | 1995-11-01 |
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Legal Events
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