JPS61119032A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61119032A JPS61119032A JP24010384A JP24010384A JPS61119032A JP S61119032 A JPS61119032 A JP S61119032A JP 24010384 A JP24010384 A JP 24010384A JP 24010384 A JP24010384 A JP 24010384A JP S61119032 A JPS61119032 A JP S61119032A
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- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトランジスタ等の半導体装置の製造方法に関わ
り、特に素子形成領域である微小な拡散領域を多結晶シ
リコン・コンタクトと同時に形成する方法に関わるもの
である。
り、特に素子形成領域である微小な拡散領域を多結晶シ
リコン・コンタクトと同時に形成する方法に関わるもの
である。
集積回路装置の高集積化に伴って、トランジスタ等の素
子も微小化が進められている。素子を微小化する有力な
手段の一つは、自己整合処理を採用して、マスク合わせ
の余地を不要化することである。
子も微小化が進められている。素子を微小化する有力な
手段の一つは、自己整合処理を採用して、マスク合わせ
の余地を不要化することである。
バイポーラ・トランジスタのエミッタ領域やＭＯＳトラ
ンジスタのソース／ドレイン領域を、多結晶シリコン（
以下、ポリＳｉと記す）からの不純物拡散によって形成
し、併せてコンタクト電極を得ることは公知である。こ
れは拡散領域とコンタクト電極形成位置を自己整合させ
るという効果をもたらす。
ンジスタのソース／ドレイン領域を、多結晶シリコン（
以下、ポリＳｉと記す）からの不純物拡散によって形成
し、併せてコンタクト電極を得ることは公知である。こ
れは拡散領域とコンタクト電極形成位置を自己整合させ
るという効果をもたらす。
この処理法を含む素子形成方法として、第２図に示す方
法が考えられている。
法が考えられている。
まず、第２図（ａ）に示される如く、シリコン基板２０
上に、熱酸化シリコン２１．窒化シリコン２２゜不純物
を添加したポリＳｉ２３を被着形成する。次いで、同図
（ｂ）の如く、フォトリソグラフィによってトランジス
タを形成すべき位置のポリＳｉ層を除去し、同図（ｃ）
の如く、熱酸化して第２の酸化膜２４を形成する。
上に、熱酸化シリコン２１．窒化シリコン２２゜不純物
を添加したポリＳｉ２３を被着形成する。次いで、同図
（ｂ）の如く、フォトリソグラフィによってトランジス
タを形成すべき位置のポリＳｉ層を除去し、同図（ｃ）
の如く、熱酸化して第２の酸化膜２４を形成する。
更に、第２の酸化膜２４の開口を通じて窒化シリコン２
２を熱燐酸によってエツチングするが、この時サイドエ
ッチを進行させ、第２図（ｄ）の状態とする。続いて熱
酸化膜２１をエツチングし、同図（ｅ）に示すようにＳ
ｉ基板を露出する。
２を熱燐酸によってエツチングするが、この時サイドエ
ッチを進行させ、第２図（ｄ）の状態とする。続いて熱
酸化膜２１をエツチングし、同図（ｅ）に示すようにＳ
ｉ基板を露出する。
次に基板全面に、減圧ＣＶＤ法で不純物を添加しないポ
リＳｉ層２５を被着形成する。この時、第２図（ｆ）に
示されるように、ポリＳｉ層２５はオーバーハング部の
下を充填するように堆積される。
リＳｉ層２５を被着形成する。この時、第２図（ｆ）に
示されるように、ポリＳｉ層２５はオーバーハング部の
下を充填するように堆積される。
図示の如く、高濃度に不純物を添加したポリ３１２３と
不純物を添加しないポリＳｉ層２５は、サイドエッチが
進行した部分で隣接する。これを熱処理すると、高濃度
ポＩＪＳｉ２３中の不純物原子はポリ５ｉ２５を通じて
基板にまで拡散し、拡散領域２６が形成される（第２図
（ｇ））。その後ポリＳｉ層２５はオーバーハング下の
部分を残してエツチング除去される（第２図（ｈ））。
不純物を添加しないポリＳｉ層２５は、サイドエッチが
進行した部分で隣接する。これを熱処理すると、高濃度
ポＩＪＳｉ２３中の不純物原子はポリ５ｉ２５を通じて
基板にまで拡散し、拡散領域２６が形成される（第２図
（ｇ））。その後ポリＳｉ層２５はオーバーハング下の
部分を残してエツチング除去される（第２図（ｈ））。
この拡散領域２６をソース及びドレインとしてその間に
ゲートを形成すればＭＯ３Ｉ−ランジスタが得られ、ま
たバイポーラ・トランジスタの形成ではベースの引き出
し電極がこの方法で実現出来る。
ゲートを形成すればＭＯ３Ｉ−ランジスタが得られ、ま
たバイポーラ・トランジスタの形成ではベースの引き出
し電極がこの方法で実現出来る。
いずれの場合にも、同時にポリＳｉ層によって夫々の領
域へのコンタクトが自己整合で形成される。
域へのコンタクトが自己整合で形成される。
上記方法は素子の微細化に効果を有するものであるが、
高濃度ポリＳｉ２３中の不純物原子をポリ５ｉ２５に拡
散するための熱処理に於いて、不純物原子はポリ５ｉ２
５内を図の横方向にも拡散し、その為二つの拡散領域２
６の間隔が狭められることになる。素子パターンの設計
にこの変動を見込むことが必要になると、それだけ集積
度の向上が阻害される。
高濃度ポリＳｉ２３中の不純物原子をポリ５ｉ２５に拡
散するための熱処理に於いて、不純物原子はポリ５ｉ２
５内を図の横方向にも拡散し、その為二つの拡散領域２
６の間隔が狭められることになる。素子パターンの設計
にこの変動を見込むことが必要になると、それだけ集積
度の向上が阻害される。
また、ポリ５ｉ２５のエツチング除去では、ポリ５ｉ２
５内に不純物無添加の部分と不純物が拡散した部分とが
存在し、その両方をエツチングすることになるので、エ
ツチング進行面が単純な形にならなす、エツチング停止
の制御が困難である。
５内に不純物無添加の部分と不純物が拡散した部分とが
存在し、その両方をエツチングすることになるので、エ
ツチング進行面が単純な形にならなす、エツチング停止
の制御が困難である。
本発明はこれ等の問題を解決した処理方法を提供するも
のである。
のである。
上記問題点を解決するため本発明では、半導体基板表面
上に第１の絶縁材料層、耐酸化性材料層、高濃度に不純
物を添加した第１の多結晶シリコン層を順次被着する工
程、該第１の多結晶シリコン層を選択的に除去し、前記
耐酸化性材料層を一部露出させた状態で熱酸化処理して
第２の絶縁材料層を形成する工程、前記耐酸化性材料層
の露出部分及びその隣接部分をエツチング除去する工程
、該耐酸化性材料層の開口部を通じて前記第１の絶縁材
料層をエツチングする工程、不純物を添加しない第２の
多結晶シリコン層を基板全面に堆積被着する工程、該第
２の多結晶シリコン層を、前記第１の多結晶シリコン層
の下に堆積した部分を残してエツチング除去する工程を
実施し、その後、熱処理によって前記第１の多結晶シリ
コン層内の不純物を前記第２の多結晶シリコン層の残留
部分及び基板結晶に拡散する工程が実施される。
上に第１の絶縁材料層、耐酸化性材料層、高濃度に不純
物を添加した第１の多結晶シリコン層を順次被着する工
程、該第１の多結晶シリコン層を選択的に除去し、前記
耐酸化性材料層を一部露出させた状態で熱酸化処理して
第２の絶縁材料層を形成する工程、前記耐酸化性材料層
の露出部分及びその隣接部分をエツチング除去する工程
、該耐酸化性材料層の開口部を通じて前記第１の絶縁材
料層をエツチングする工程、不純物を添加しない第２の
多結晶シリコン層を基板全面に堆積被着する工程、該第
２の多結晶シリコン層を、前記第１の多結晶シリコン層
の下に堆積した部分を残してエツチング除去する工程を
実施し、その後、熱処理によって前記第１の多結晶シリ
コン層内の不純物を前記第２の多結晶シリコン層の残留
部分及び基板結晶に拡散する工程が実施される。
本発明の方法に於いては、不純物無添加ポリＳｉの不要
部分を先に除去し、しかる後、高濃度ポリＳｉ中の不純
物原子を不純物無添加ポＩＪ ５ ｉに拡散するため、
基板内に形成される拡散領域の間隔が狭まることが無く
なる。
部分を先に除去し、しかる後、高濃度ポリＳｉ中の不純
物原子を不純物無添加ポＩＪ ５ ｉに拡散するため、
基板内に形成される拡散領域の間隔が狭まることが無く
なる。
本発明の実施例を第１図に示す。同図（ｆ）までは第２
図の従来技術と同じなので説明は省略する。
図の従来技術と同じなので説明は省略する。
基板１０上に被着形成する各層の厚みは、例えば熱酸化
シリコン１１が５０ｎｍ、窒化シリコン１２が１５０ｎ
ｍ、不純物添加ポリ５ｉ１３が５００ｎｍで、該ポリＳ
ｉを熱酸化して形成する第２の酸化膜１４は４００ ｎ
ｍ、その上に被層する不純物無添加ポリ５ｉ１５は３０
０ｎｍである。また、窒化膜１２のサイドエッチは７０
０ｎｍ程度進行させる。
シリコン１１が５０ｎｍ、窒化シリコン１２が１５０ｎ
ｍ、不純物添加ポリ５ｉ１３が５００ｎｍで、該ポリＳ
ｉを熱酸化して形成する第２の酸化膜１４は４００ ｎ
ｍ、その上に被層する不純物無添加ポリ５ｉ１５は３０
０ｎｍである。また、窒化膜１２のサイドエッチは７０
０ｎｍ程度進行させる。
第１図（ｆ）の状態を実現した後、不純物無添加′
ポリＳｉ層２５を、オーバーハング下に堆積した部分を
残してエツチング除去する（同図軸））。第２図の従来
技術では、これに対応するエツチングはポリＳｔの不純
物無添加部分と不純物拡散部分とをエツチングすること
になるので、エツチング進行面が複雑な曲面になるが、
本発明では同質のポ’Ｊ Ｓ ｉだけが対象なので、シ
ンプルな形でエツチングが進行し、制御が容易である。
ポリＳｉ層２５を、オーバーハング下に堆積した部分を
残してエツチング除去する（同図軸））。第２図の従来
技術では、これに対応するエツチングはポリＳｔの不純
物無添加部分と不純物拡散部分とをエツチングすること
になるので、エツチング進行面が複雑な曲面になるが、
本発明では同質のポ’Ｊ Ｓ ｉだけが対象なので、シ
ンプルな形でエツチングが進行し、制御が容易である。
しかる後に熱処理を行って、第１図（ｈ）に示す如く拡
散領域１６を形成する。この場合にはポリ５ｉ１５を通
じての不純物拡散が横方向に拡がることがないので、拡
散領域１６の間隔も、不所望に狭まることがない。
散領域１６を形成する。この場合にはポリ５ｉ１５を通
じての不純物拡散が横方向に拡がることがないので、拡
散領域１６の間隔も、不所望に狭まることがない。
以上説明した如く、本発明の方法によれば拡散領域の間
隔の挟まりを見込むことが不要になり、集積度を向上さ
せることが出来る。
隔の挟まりを見込むことが不要になり、集積度を向上さ
せることが出来る。
第１図は本発明を示す図、
第２図は従来技術を示す図であって、
図に於いて、
１０．２０はＳｉ基板、
１１．２１はＳｉ熱酸化膜、
１２．２２は窒化Ｓｉ膜、
１３．２３は高濃度ポリＳ ｔ ％
１４．２４はＳｉ熱酸化膜、
１５．２５は不純物無添加ポリＳｉ、
１６．２６は不純物拡散領域である。
製／ｆＩ
（引
髪 ｌ 唄
（ｅ）
拳２唄
Ｃ）
１’−２＋２１
（ｅ）
Claims (1)
- 半導体基板表面上に第１の絶縁材料層、耐酸化性材料
層、高濃度に不純物を添加した第１の多結晶シリコン層
を順次被着する工程、該第１の多結晶シリコン層を選択
的に除去し、前記耐酸化性材料層を一部露出させた状態
で熱酸化処理して第２の絶縁材料層を形成する工程、前
記耐酸化性材料層の露出部分及びその隣接部分をエッチ
ング除去する工程、該耐酸化性材料層の開口部を通じて
前記第１の絶縁材料層をエッチングする工程、不純物を
添加しない第２の多結晶シリコン層を基板全面に堆積被
着する工程、該第２の多結晶シリコン層を、前記第１の
多結晶シリコン層の下に堆積した部分を残してエッチン
グ除去する工程、以上の工程を実施した後、熱処理によ
って前記第１の多結晶シリコン層内の不純物を前記第２
の多結晶シリコン層の残留部分及び基板結晶に拡散する
工程を実施することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24010384A JPS61119032A (ja) | 1984-11-14 | 1984-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24010384A JPS61119032A (ja) | 1984-11-14 | 1984-11-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61119032A true JPS61119032A (ja) | 1986-06-06 |
Family
ID=17054531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24010384A Pending JPS61119032A (ja) | 1984-11-14 | 1984-11-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61119032A (ja) |
-
1984
- 1984-11-14 JP JP24010384A patent/JPS61119032A/ja active Pending
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