JPH0645358A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0645358A JPH0645358A JP19799292A JP19799292A JPH0645358A JP H0645358 A JPH0645358 A JP H0645358A JP 19799292 A JP19799292 A JP 19799292A JP 19799292 A JP19799292 A JP 19799292A JP H0645358 A JPH0645358 A JP H0645358A
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- Japan
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- film
- polycrystalline silicon
- diffusion layer
- gate electrode
- silicon film
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Abstract
(57)【要約】 （修正有）
【目的】ＬＤＤ構造の薄膜トランジスタの集積度を向上
させ、かつ、信頼性を向上させる。 【構成】島状のシリコン膜２にゲート電極をマスクとし
て不純物をイオン注入したＮ型拡散層３をゲート電極の
側壁に設けたＳｉＯ2 膜６をマスクとしてエッチング
し、次に、Ｎ型拡散層３の側面に接続して選択的に設け
た多結晶シリコン膜７及びチタン膜９の積層を熱処理し
て反応させチタンシリサイド膜１０を形成し、未反応の
チタン膜９を除去し、ＬＤＤ構造の薄膜トランジスタを
構成する。
させ、かつ、信頼性を向上させる。 【構成】島状のシリコン膜２にゲート電極をマスクとし
て不純物をイオン注入したＮ型拡散層３をゲート電極の
側壁に設けたＳｉＯ2 膜６をマスクとしてエッチング
し、次に、Ｎ型拡散層３の側面に接続して選択的に設け
た多結晶シリコン膜７及びチタン膜９の積層を熱処理し
て反応させチタンシリサイド膜１０を形成し、未反応の
チタン膜９を除去し、ＬＤＤ構造の薄膜トランジスタを
構成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関し、特にＬＤＤ構造を有する薄膜トランジスタ
の製造方法に関する。
方法に関し、特にＬＤＤ構造を有する薄膜トランジスタ
の製造方法に関する。
【０００２】
【従来の技術】従来の技術について図面を参照して説明
する。
する。
【０００３】図４（ａ）〜（ｃ）は、従来の薄膜トラン
ジスタの製造方法を説明するための工程順に示した断面
図である。
ジスタの製造方法を説明するための工程順に示した断面
図である。
【０００４】まず、図４（ａ）に示すように、サファイ
ア基板１の上に単結晶のシリコン膜２をエピタキシャル
成長させ、フォトリソグラフィー技術により島状にパタ
ーニングする。次に熱酸化法により、単結晶シリコン膜
２の表面にゲート絶縁膜となるＳｉＯ2 膜４を形成す
る。次に、ＳｉＯ2 膜４の上にＬＰＣＶＤ法によりリン
をドープした多結晶シリコン膜５を堆積し、さらにＣＶ
Ｄ法によりＳｉＯ2 膜６を堆積する。次に、フォトリソ
グラフィー技術により、ＳｉＯ2 膜６及び多結晶シリコ
ン膜５を順次パターニングし、ゲート電極を形成する。
次に、ゲート電極をマスクとしてリンを単結晶シリコン
膜２にイオン注入し、熱処理を施してＮ型拡散層３を形
成する。
ア基板１の上に単結晶のシリコン膜２をエピタキシャル
成長させ、フォトリソグラフィー技術により島状にパタ
ーニングする。次に熱酸化法により、単結晶シリコン膜
２の表面にゲート絶縁膜となるＳｉＯ2 膜４を形成す
る。次に、ＳｉＯ2 膜４の上にＬＰＣＶＤ法によりリン
をドープした多結晶シリコン膜５を堆積し、さらにＣＶ
Ｄ法によりＳｉＯ2 膜６を堆積する。次に、フォトリソ
グラフィー技術により、ＳｉＯ2 膜６及び多結晶シリコ
ン膜５を順次パターニングし、ゲート電極を形成する。
次に、ゲート電極をマスクとしてリンを単結晶シリコン
膜２にイオン注入し、熱処理を施してＮ型拡散層３を形
成する。
【０００５】次に、図４（ｂ）に示すように、ＬＰＣＶ
Ｄ法により、ＳｉＯ2 膜６ａを堆積して異方性ドライエ
ッチングにより全面をエッチバックし、ゲート電極の側
壁にのみＳｉＯ2 膜６ａを残し、Ｎ型拡散層３の表面を
露出させる。次に、スパッタ法により、全面にチタン膜
９を堆積する。
Ｄ法により、ＳｉＯ2 膜６ａを堆積して異方性ドライエ
ッチングにより全面をエッチバックし、ゲート電極の側
壁にのみＳｉＯ2 膜６ａを残し、Ｎ型拡散層３の表面を
露出させる。次に、スパッタ法により、全面にチタン膜
９を堆積する。
【０００６】次に、図４（ｃ）に示すように、熱処理を
施して、Ｎ型拡散層３とチタン膜９を反応させ、チタン
シリサイド膜１０を形成した後、未反応の余剰チタン膜
７を除去し、薄膜トランジスタを構成する。
施して、Ｎ型拡散層３とチタン膜９を反応させ、チタン
シリサイド膜１０を形成した後、未反応の余剰チタン膜
７を除去し、薄膜トランジスタを構成する。
【０００７】
【発明が解決しようとする課題】この従来の薄膜トラン
ジスタの製造方法では、シリサイド化するソース・ドレ
イン領域を平面的に確保し、かつＮ型拡散層の上表面方
向からシリサイド化反応が進行するため、Ｎ型拡散層の
深さ方向にシリサイド化反応が進行するとともに、横方
向（トランジスタのチャネル側）にも反応が進むため、
加工精度が低下するという問題点がある。
ジスタの製造方法では、シリサイド化するソース・ドレ
イン領域を平面的に確保し、かつＮ型拡散層の上表面方
向からシリサイド化反応が進行するため、Ｎ型拡散層の
深さ方向にシリサイド化反応が進行するとともに、横方
向（トランジスタのチャネル側）にも反応が進むため、
加工精度が低下するという問題点がある。
【０００８】ゲート電極の側壁に設けた絶縁膜の膜厚が
薄い場合には、Ｎ型拡散層の横方向へのシリサイド化反
応が、図４（ｃ）のＡ部に示すように、Ｎ型拡散層とチ
ャネル領域となるシリコン膜のＰＮ接合端に達して、ト
ランジスタとしての正常な動作が不可能となる。従っ
て、必然的にゲート電極の側壁に設けた絶縁膜（以下サ
イドウォールスペーサと記す）を厚くして、所望の特性
のトランジスタを形成しようとするが、サイドウォール
スペーサの厚さのマージンを見込んだ半導体膜の面積が
増大してしまう。例えば、ゲート長０．６μｍ，サイド
ウォールスペーサの厚さ０．１５μｍサイドスペーサの
外側面から、島状半導体膜の端部までの距離０．２μ
ｍ，隣接の島状半導体膜間の距離０．６μｍでレイアウ
トする場合、１個のトランジスタを形成するために必要
なゲート長方向の幅は、通常、０．６＋２×（０．１５
＋０．２）＋０．６＝１．９μｍであるが、これに、シ
リサイド化反応の横方向への広がりを吸収するために、
サイドウォールスペーサの幅を０．１μｍ増加させる
と、１．９＋０．１×２＝２．１μｍとなり、１０％以
上の面積増大となり、高集積化に対する大きな障害とな
る。
薄い場合には、Ｎ型拡散層の横方向へのシリサイド化反
応が、図４（ｃ）のＡ部に示すように、Ｎ型拡散層とチ
ャネル領域となるシリコン膜のＰＮ接合端に達して、ト
ランジスタとしての正常な動作が不可能となる。従っ
て、必然的にゲート電極の側壁に設けた絶縁膜（以下サ
イドウォールスペーサと記す）を厚くして、所望の特性
のトランジスタを形成しようとするが、サイドウォール
スペーサの厚さのマージンを見込んだ半導体膜の面積が
増大してしまう。例えば、ゲート長０．６μｍ，サイド
ウォールスペーサの厚さ０．１５μｍサイドスペーサの
外側面から、島状半導体膜の端部までの距離０．２μ
ｍ，隣接の島状半導体膜間の距離０．６μｍでレイアウ
トする場合、１個のトランジスタを形成するために必要
なゲート長方向の幅は、通常、０．６＋２×（０．１５
＋０．２）＋０．６＝１．９μｍであるが、これに、シ
リサイド化反応の横方向への広がりを吸収するために、
サイドウォールスペーサの幅を０．１μｍ増加させる
と、１．９＋０．１×２＝２．１μｍとなり、１０％以
上の面積増大となり、高集積化に対する大きな障害とな
る。
【０００９】また、ドレイン部のＮ型拡散層の幅は、横
方向へのシリサイド化反応の進行の度合に大きく左右さ
れるため、ＬＤＤ構造をとることによるドレイン端での
電界緩和効果の度合が大きくばらつき、高信頼性のトラ
ンジスタを安定に形成することが困難であった。
方向へのシリサイド化反応の進行の度合に大きく左右さ
れるため、ＬＤＤ構造をとることによるドレイン端での
電界緩和効果の度合が大きくばらつき、高信頼性のトラ
ンジスタを安定に形成することが困難であった。
【００１０】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、絶縁基板上に選択的に半導体膜を形成
する工程と、前記半導体膜の表面にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の上に選択的にゲート電
極を形成する工程と、前記ゲート電極をマスクとして前
記半導体膜に不純物をイオン注入してソース・ドレイン
領域用の拡散層を形成する工程と、前記ゲート電極を含
む表面に絶縁膜を堆積してエッチバックし前記ゲート電
極の側壁にのみ前記絶縁膜を残す工程と、前記絶縁膜を
マスクとして前記拡散層をエッチングし除去する工程
と、全面に多結晶シリコン膜を堆積してパターニング
し、前記拡散層の側面に接する部分を残す工程と、前記
多結晶シリコン膜を含む表面に高融点金属膜を堆積して
熱処理しシリサイド膜を形成する工程と、未反応の前記
高融点金属膜を除去してＬＤＤ構造を形成する工程とを
含んで構成される。
タの製造方法は、絶縁基板上に選択的に半導体膜を形成
する工程と、前記半導体膜の表面にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の上に選択的にゲート電
極を形成する工程と、前記ゲート電極をマスクとして前
記半導体膜に不純物をイオン注入してソース・ドレイン
領域用の拡散層を形成する工程と、前記ゲート電極を含
む表面に絶縁膜を堆積してエッチバックし前記ゲート電
極の側壁にのみ前記絶縁膜を残す工程と、前記絶縁膜を
マスクとして前記拡散層をエッチングし除去する工程
と、全面に多結晶シリコン膜を堆積してパターニング
し、前記拡散層の側面に接する部分を残す工程と、前記
多結晶シリコン膜を含む表面に高融点金属膜を堆積して
熱処理しシリサイド膜を形成する工程と、未反応の前記
高融点金属膜を除去してＬＤＤ構造を形成する工程とを
含んで構成される。
【００１１】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１２】図１（ａ）〜（ｃ）及び図２（ａ），
（ｂ）は、本発明の第１の実施例を説明するための工程
順に示した断面図である。
（ｂ）は、本発明の第１の実施例を説明するための工程
順に示した断面図である。
【００１３】まず、図１（ａ）に示すように、サファイ
ア基板１の上にホウ素をドープした単結晶のシリコン膜
２を０．１μｍの厚さにエピタキシャル成長させ、フォ
トリソグラフィー技術により島状にパターニングする。
次に、熱酸化法により、シリコン膜２の表面に厚さ１０
ｎｍのＳｉＯ2 膜４を設けてゲート絶縁膜とする。次
に、ＬＰＣＶＤ法によりＳｉＯ2 膜４の上にリンをドー
プした多結晶シリコン膜５を２００ｎｍの厚さに堆積し
た後、多結晶シリコン膜５の上にＣＶＤ法によりＳｉＯ
2 膜６を１００ｎｍの厚さに堆積し、フォトリソグラフ
ィー技術により、ＳｉＯ2 膜６及び多結晶シリコン膜５
を順次パターニングして、ゲート電極を形成する。次
に、ゲート電極をマスクとしてシリコン膜２にリンを加
速エネルギー２０ｋｅＶ，ドーズ量２×１０13ｃｍ-2で
イオン注入した後８５０℃のＮ2 ガス雰囲気中で１０分
間熱処理しＮ型拡散層３を形成する。
ア基板１の上にホウ素をドープした単結晶のシリコン膜
２を０．１μｍの厚さにエピタキシャル成長させ、フォ
トリソグラフィー技術により島状にパターニングする。
次に、熱酸化法により、シリコン膜２の表面に厚さ１０
ｎｍのＳｉＯ2 膜４を設けてゲート絶縁膜とする。次
に、ＬＰＣＶＤ法によりＳｉＯ2 膜４の上にリンをドー
プした多結晶シリコン膜５を２００ｎｍの厚さに堆積し
た後、多結晶シリコン膜５の上にＣＶＤ法によりＳｉＯ
2 膜６を１００ｎｍの厚さに堆積し、フォトリソグラフ
ィー技術により、ＳｉＯ2 膜６及び多結晶シリコン膜５
を順次パターニングして、ゲート電極を形成する。次
に、ゲート電極をマスクとしてシリコン膜２にリンを加
速エネルギー２０ｋｅＶ，ドーズ量２×１０13ｃｍ-2で
イオン注入した後８５０℃のＮ2 ガス雰囲気中で１０分
間熱処理しＮ型拡散層３を形成する。
【００１４】次に、図１（ｂ）に示すように、ゲート電
極を含む表面にＬＰＣＶＤ法によりＳｉＯ2 膜６ａを１
５０ｎｍの厚さに堆積して異方性ドライエッチングによ
り全面をエッチバックし、ゲート電極の側壁にのみＳｉ
Ｏ2 膜６ａを残してサイドウォールスペーサを形成す
る。次に、ＳｉＯ2 膜６，６ａをマスクとしてＮ型拡散
層３の露出部分を異方性ドライエッチングにより除去す
る。
極を含む表面にＬＰＣＶＤ法によりＳｉＯ2 膜６ａを１
５０ｎｍの厚さに堆積して異方性ドライエッチングによ
り全面をエッチバックし、ゲート電極の側壁にのみＳｉ
Ｏ2 膜６ａを残してサイドウォールスペーサを形成す
る。次に、ＳｉＯ2 膜６，６ａをマスクとしてＮ型拡散
層３の露出部分を異方性ドライエッチングにより除去す
る。
【００１５】次に、図１（ｃ）に示すように、ＬＰＣＶ
Ｄ法により、ノンドープの多結晶シリコン膜７を１００
ｎｍの厚さに堆積した後、多結晶シリコン膜７の上にフ
ォトレジスト膜８を塗布してパターニングする。ここ
で、フォトレジスト膜８のパターンは、上層配線へのソ
ース・ドレインからの電極引き出し部、あるいは、別個
のトランジスタのソース・ドレイン相互間の接続部に配
置する。
Ｄ法により、ノンドープの多結晶シリコン膜７を１００
ｎｍの厚さに堆積した後、多結晶シリコン膜７の上にフ
ォトレジスト膜８を塗布してパターニングする。ここ
で、フォトレジスト膜８のパターンは、上層配線へのソ
ース・ドレインからの電極引き出し部、あるいは、別個
のトランジスタのソース・ドレイン相互間の接続部に配
置する。
【００１６】次に、図２（ａ）に示すように、フォトレ
ジスト膜８をマスクとして異方性ドライエッチングによ
りエッチバックし、フォトレジスト膜８で被覆された領
域とＮ型拡散層３及びＳｉＯ2 膜６ａの側壁にのみ多結
晶シリコン膜７を残す。次に、フォトレジスト膜８を剥
離した後、スパッタ法により全面にチタン膜９を６０ｎ
ｍの厚さに堆積する。
ジスト膜８をマスクとして異方性ドライエッチングによ
りエッチバックし、フォトレジスト膜８で被覆された領
域とＮ型拡散層３及びＳｉＯ2 膜６ａの側壁にのみ多結
晶シリコン膜７を残す。次に、フォトレジスト膜８を剥
離した後、スパッタ法により全面にチタン膜９を６０ｎ
ｍの厚さに堆積する。
【００１７】次に、図２（ｂ）に示すように、７００℃
のＮ2 ガス雰囲気中で３０秒間熱処理することにより、
チタン膜９と多結晶シリコン膜７を反応させ、Ｎ型拡散
層３と接続してＬＤＤ構造を構成するチタンシリサイド
膜１０を形成する。
のＮ2 ガス雰囲気中で３０秒間熱処理することにより、
チタン膜９と多結晶シリコン膜７を反応させ、Ｎ型拡散
層３と接続してＬＤＤ構造を構成するチタンシリサイド
膜１０を形成する。
【００１８】次に、未反応のチタン膜９をアンモニア水
と過酸化水素水の混合液により除去した後、ＬＰＣＶＤ
法によりＢＰＳＧ膜１１を６００ｎｍの厚さに堆積し、
８５０℃のＮ2 ガス雰囲気中で２０分間熱処理して表面
を平担化した層間絶縁膜を形成する。次に、ＢＰＳＧ膜
１１を選択的にエッチングしてコンタクトホール１２を
形成し、コンタクトホール１２を含む表面にアルミニウ
ム膜を堆積してパターニングしコンタクトホール１２の
チタンシリサイド膜１０と接続する配線１３を形成す
る。
と過酸化水素水の混合液により除去した後、ＬＰＣＶＤ
法によりＢＰＳＧ膜１１を６００ｎｍの厚さに堆積し、
８５０℃のＮ2 ガス雰囲気中で２０分間熱処理して表面
を平担化した層間絶縁膜を形成する。次に、ＢＰＳＧ膜
１１を選択的にエッチングしてコンタクトホール１２を
形成し、コンタクトホール１２を含む表面にアルミニウ
ム膜を堆積してパターニングしコンタクトホール１２の
チタンシリサイド膜１０と接続する配線１３を形成す
る。
【００１９】なお、シリコン膜２の代りにアモルファス
シリコン膜又は多結晶シリコン膜を使用しても良く、チ
タン膜の代りにＮｉ，Ｃｏ，Ｗ，Ｐｔ等の高融点金属膜
を使用しても良い。
シリコン膜又は多結晶シリコン膜を使用しても良く、チ
タン膜の代りにＮｉ，Ｃｏ，Ｗ，Ｐｔ等の高融点金属膜
を使用しても良い。
【００２０】図３（ａ），（ｂ）は、本発明の第２の実
施例を説明するための工程順に示した断面図である。
施例を説明するための工程順に示した断面図である。
【００２１】図３（ａ）に示すように、第１の実施例と
同様の工程で、図１（ｂ）に示したＳｉＯ2 膜６をマス
クとしてＮ型拡散層３をエッチングした後、不純物濃度
１０20ｃｍ-3程度のリンをドープした多結晶シリコン膜
１４を、ＬＰＣＶＤ法により５０ｎｍの厚さに堆積し、
多結晶シリコン膜１４の上にノンドープの多結晶シリコ
ン膜７を１００ｎｍの厚さに堆積する。
同様の工程で、図１（ｂ）に示したＳｉＯ2 膜６をマス
クとしてＮ型拡散層３をエッチングした後、不純物濃度
１０20ｃｍ-3程度のリンをドープした多結晶シリコン膜
１４を、ＬＰＣＶＤ法により５０ｎｍの厚さに堆積し、
多結晶シリコン膜１４の上にノンドープの多結晶シリコ
ン膜７を１００ｎｍの厚さに堆積する。
【００２２】次に、図３（ｂ）に示すように、フォトリ
ソグラフィー技術により、多結晶シリコン膜７，１４を
選択的に順次エッチングしてソース・ドレイン電極形成
用のパターンを形成する。次に、スパッタ法により全面
にチタン膜を１００ｎｍの厚さに堆積し、７００℃のＮ
2 ガス雰囲気中で３０秒間熱処理しチタン膜と多結晶シ
リコン膜７を反応させ、チタンシリサイド膜１０を形成
する。次に、未反応のチタン膜をアンモニア水と過酸化
水素の混合液に浸漬して除去する。
ソグラフィー技術により、多結晶シリコン膜７，１４を
選択的に順次エッチングしてソース・ドレイン電極形成
用のパターンを形成する。次に、スパッタ法により全面
にチタン膜を１００ｎｍの厚さに堆積し、７００℃のＮ
2 ガス雰囲気中で３０秒間熱処理しチタン膜と多結晶シ
リコン膜７を反応させ、チタンシリサイド膜１０を形成
する。次に、未反応のチタン膜をアンモニア水と過酸化
水素の混合液に浸漬して除去する。
【００２３】この実施例では、シリサイド化反応の停止
層として高不純物濃度の多結晶シリコン膜１４を挿入し
ているため、必要充分な厚さのチタン膜を堆積して、Ｎ
型拡散層３の形状に影響を与えずに多結晶シリコン膜７
を完全にシリサイド化することができ、また、Ｎ型拡散
層３の側壁下部の隅に未反応のシリコン膜が残ることを
防止できる利点がある。
層として高不純物濃度の多結晶シリコン膜１４を挿入し
ているため、必要充分な厚さのチタン膜を堆積して、Ｎ
型拡散層３の形状に影響を与えずに多結晶シリコン膜７
を完全にシリサイド化することができ、また、Ｎ型拡散
層３の側壁下部の隅に未反応のシリコン膜が残ることを
防止できる利点がある。
【００２４】
【発明の効果】以上説明したように本発明は、ゲート電
極の側壁に設けた絶縁膜をマスクとしてＮ型拡散層をエ
ッチングした後Ｎ型拡散層の側面に多結晶シリコン膜と
高融点金属膜を積層して堆積し熱処理してシリサイド膜
を形成し、ＬＤＤ構造を構成することにより、トランジ
スタの占有面積を縮減して集積度を向上させるという効
果を有する。
極の側壁に設けた絶縁膜をマスクとしてＮ型拡散層をエ
ッチングした後Ｎ型拡散層の側面に多結晶シリコン膜と
高融点金属膜を積層して堆積し熱処理してシリサイド膜
を形成し、ＬＤＤ構造を構成することにより、トランジ
スタの占有面積を縮減して集積度を向上させるという効
果を有する。
【００２５】また、シリサイド膜の膜厚を精度よく制御
でき、信頼性を向上できるという効果を有する。
でき、信頼性を向上できるという効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
を示した断面図。
を示した断面図。
【図２】本発明の第２の実施例を説明するための工程順
を示した断面図。
を示した断面図。
【図３】従来の薄膜トランジスタの製造方法を説明する
ための工程順に示した断面図。
ための工程順に示した断面図。
１ サファイア基板 ２ シリコン膜 ３ Ｎ型拡散層 ４，６，６ａ ＳｉＯ2 膜 ５，７，１４ 多結晶シリコン膜 ８ フォトレジスト膜 ９ チタン膜 １０ チタンシリサイド膜 １１ ＢＰＳＧ膜 １２ コンタクトホール １３ 配線
Claims (3)
- 【請求項１】 絶縁基板上に選択的に半導体膜を形成す
る工程と、前記半導体膜の表面にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜の上に選択的にゲート電極
を形成する工程と、前記ゲート電極をマスクとして前記
半導体膜に不純物をイオン注入してソース・ドレイン領
域用の拡散層を形成する工程と、前記ゲート電極を含む
表面に絶縁膜を堆積してエッチバックし前記ゲート電極
の側壁にのみ前記絶縁膜を残す工程と、前記絶縁膜をマ
スクとして前記拡散層をエッチングし除去する工程と、
全面に多結晶シリコン膜を堆積してパターニングし、前
記拡散層の側面に接する部分を残す工程と、前記多結晶
シリコン膜を含む表面に高融点金属膜を堆積して熱処理
しシリサイド膜を形成する工程と、未反応の前記高融点
金属膜を除去してＬＤＤ構造を形成する工程とを含むこ
とを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 多結晶シリコン膜が高濃度の不純物をド
ープした第１の多結晶シリコン膜とノンドープの第２の
多結晶シリコン膜を順次堆積した２層構造である請求項
１記載の薄膜トランジスタの製造方法。 - 【請求項３】高融点金属膜がＴｉ，Ｎｉ，Ｗ，Ｃｏ，Ｐ
ｔのいずれかである請求項１記載の薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19799292A JP2924472B2 (ja) | 1992-07-24 | 1992-07-24 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19799292A JP2924472B2 (ja) | 1992-07-24 | 1992-07-24 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645358A true JPH0645358A (ja) | 1994-02-18 |
| JP2924472B2 JP2924472B2 (ja) | 1999-07-26 |
Family
ID=16383716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19799292A Expired - Lifetime JP2924472B2 (ja) | 1992-07-24 | 1992-07-24 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924472B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001021920A (ja) * | 1999-07-07 | 2001-01-26 | Furontekku:Kk | 薄膜トランジスタ基板および液晶表示装置 |
-
1992
- 1992-07-24 JP JP19799292A patent/JP2924472B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001021920A (ja) * | 1999-07-07 | 2001-01-26 | Furontekku:Kk | 薄膜トランジスタ基板および液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924472B2 (ja) | 1999-07-26 |
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