JP3500553B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3500553B2 JP3500553B2 JP31688995A JP31688995A JP3500553B2 JP 3500553 B2 JP3500553 B2 JP 3500553B2 JP 31688995 A JP31688995 A JP 31688995A JP 31688995 A JP31688995 A JP 31688995A JP 3500553 B2 JP3500553 B2 JP 3500553B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- opening
- gate insulating
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 238000000034 method Methods 0.000 title description 43
- 239000000758 substrate Substances 0.000 claims description 53
- 238000005530 etching Methods 0.000 claims description 52
- 230000003647 oxidation Effects 0.000 claims description 29
- 238000007254 oxidation reaction Methods 0.000 claims description 29
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 239000010408 film Substances 0.000 description 335
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 44
- 229920005591 polysilicon Polymers 0.000 description 44
- 229910052581 Si3N4 Inorganic materials 0.000 description 22
- 239000007789 gas Substances 0.000 description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 230000005669 field effect Effects 0.000 description 15
- 239000012298 atmosphere Substances 0.000 description 10
- 239000010409 thin film Substances 0.000 description 10
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 8
- 229910001882 dioxygen Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 230000005684 electric field Effects 0.000 description 8
- 238000004528 spin coating Methods 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、短チャネル効果を抑制した
絶縁ゲート型電界効果トランジスタの製造方法に関す
る。
方法に関し、より詳しくは、短チャネル効果を抑制した
絶縁ゲート型電界効果トランジスタの製造方法に関す
る。
【０００２】
【従来の技術】近年、情報処理の高速化に伴い、コンピ
ュータの更なる高速化及び大容量化が要望されている。
そして、これらの要望を満たすため、絶縁ゲート型電界
効果トランジスタ（ＭＯＳＴ）の高速化及び高集積化が
進められている。高速のＭＯＳＴを作成するためには、
ゲート長の縮小化が最も有効な手段であり、これは同時
に高集積化にも有利である。
ュータの更なる高速化及び大容量化が要望されている。
そして、これらの要望を満たすため、絶縁ゲート型電界
効果トランジスタ（ＭＯＳＴ）の高速化及び高集積化が
進められている。高速のＭＯＳＴを作成するためには、
ゲート長の縮小化が最も有効な手段であり、これは同時
に高集積化にも有利である。
【０００３】しかし、単純にゲート長を短縮した場合、
横方向のドレイン電界が著しく強くなってしまい、相対
的に垂直なゲート電界が弱くなる。このため、キャリア
によるインパクトイオン化率が上昇し、しかもキャリア
のドリフト速度の飽和を招くことになる。インパクトイ
オン化率の上昇はホットキャリアの発生を促進させて信
頼性を低下させることにつながり、また、ドリフト速度
の飽和はＭＯＳＴのデバイス性能の限界につながる。
横方向のドレイン電界が著しく強くなってしまい、相対
的に垂直なゲート電界が弱くなる。このため、キャリア
によるインパクトイオン化率が上昇し、しかもキャリア
のドリフト速度の飽和を招くことになる。インパクトイ
オン化率の上昇はホットキャリアの発生を促進させて信
頼性を低下させることにつながり、また、ドリフト速度
の飽和はＭＯＳＴのデバイス性能の限界につながる。
【０００４】一方、ゲート長が長い場合でも、このゲー
ト端での垂直なゲート電界の弱まりは、チャネルの反転
層幅に影響を与え、キャリアの移動度を低下させること
になる。これらの問題を改善する方法としてよく知られ
ていることは、図７に示すように、ＬＤＤ（Lightly Do
ped Drain ）構造とすることである。これにより、ゲー
ト電極４下のドレイン６ｂ端部の電界が弱められ、相対
的に垂直なゲート電界が強められる。
ト端での垂直なゲート電界の弱まりは、チャネルの反転
層幅に影響を与え、キャリアの移動度を低下させること
になる。これらの問題を改善する方法としてよく知られ
ていることは、図７に示すように、ＬＤＤ（Lightly Do
ped Drain ）構造とすることである。これにより、ゲー
ト電極４下のドレイン６ｂ端部の電界が弱められ、相対
的に垂直なゲート電界が強められる。
【０００５】この方法によって、ＭＯＳＴのゲート長は
０．３５μｍまで短縮が可能となり、信頼性を低下させ
ることなく高性能化を図ることが可能となった。そし
て、このＬＤＤ構造に加えて、更なるドレイン電界の緩
和、ドレイン端部での垂直なゲート電界の強度向上を目
的として、ゲート電極の中央部のゲート絶縁膜を厚く
し、両端部のそれを薄くした凸型ゲート絶縁膜の構造が
提案されている（特開昭６４−０５４７６２号公報、特
開平０２−１０９３７０号公報、特開平０６−０１３６
０４号公報を参照）。
０．３５μｍまで短縮が可能となり、信頼性を低下させ
ることなく高性能化を図ることが可能となった。そし
て、このＬＤＤ構造に加えて、更なるドレイン電界の緩
和、ドレイン端部での垂直なゲート電界の強度向上を目
的として、ゲート電極の中央部のゲート絶縁膜を厚く
し、両端部のそれを薄くした凸型ゲート絶縁膜の構造が
提案されている（特開昭６４−０５４７６２号公報、特
開平０２−１０９３７０号公報、特開平０６−０１３６
０４号公報を参照）。
【０００６】図８（ｄ）及び図９（ｄ）は、凸型ゲート
絶縁膜構造を有するＭＯＳＴを示す断面図である。図８
（ｄ）及び図９（ｄ）において、シリコン基板１１，２
１上に凸型ゲート絶縁膜１３ａ，２３ａとゲート電極１
４，２５ａが形成され、ゲート電極１４，２５ａの両側
のシリコン基板１１，２１にソース／ドレイン領域（Ｓ
／Ｄ領域）１７ａ／１７ｂ，２７ａ／２７ｂが形成され
ている。
絶縁膜構造を有するＭＯＳＴを示す断面図である。図８
（ｄ）及び図９（ｄ）において、シリコン基板１１，２
１上に凸型ゲート絶縁膜１３ａ，２３ａとゲート電極１
４，２５ａが形成され、ゲート電極１４，２５ａの両側
のシリコン基板１１，２１にソース／ドレイン領域（Ｓ
／Ｄ領域）１７ａ／１７ｂ，２７ａ／２７ｂが形成され
ている。
【０００７】以下に、凸型ゲート絶縁膜構造を形成する
方法について図８及び図９を参照しながら説明する。第
１の方法では、図８（ａ）に示すように、シリコン基板
１１上にゲート絶縁膜１３を形成した後、その上に中央
部のゲート電極１４を形成する。続いて、図８（ｂ）に
示すように、そのゲート電極１４をマスクとして隣接す
るゲート絶縁膜１３を薄くした後、図８（ｃ）に示すよ
うにゲート電極１４を被覆して形成されたポリシリコン
膜を異方性エッチングしてゲート電極１４の側壁にポリ
シリコン膜のサイドウオール１６ａを形成する。その
後、ゲート電極１４及びサイドウオール１６ａをマスク
としてイオン注入し、Ｓ／Ｄ領域１７ａ，１７ｂを形成
する（図８（ｄ））。
方法について図８及び図９を参照しながら説明する。第
１の方法では、図８（ａ）に示すように、シリコン基板
１１上にゲート絶縁膜１３を形成した後、その上に中央
部のゲート電極１４を形成する。続いて、図８（ｂ）に
示すように、そのゲート電極１４をマスクとして隣接す
るゲート絶縁膜１３を薄くした後、図８（ｃ）に示すよ
うにゲート電極１４を被覆して形成されたポリシリコン
膜を異方性エッチングしてゲート電極１４の側壁にポリ
シリコン膜のサイドウオール１６ａを形成する。その
後、ゲート電極１４及びサイドウオール１６ａをマスク
としてイオン注入し、Ｓ／Ｄ領域１７ａ，１７ｂを形成
する（図８（ｄ））。
【０００８】第２の方法では、図９（ａ）に示すよう
に、シリコン基板２１上にレジストマスクに従ってゲー
ト絶縁膜２３をエッチングし、膜厚の厚い部分と薄い部
分を形成した後、図９（ｂ）に示すように、ゲート絶縁
膜２３を被覆してポリシリコン膜２５を形成する。続い
て、図９（ｃ）に示すように、ホトリソグラフィ技術に
より、膜厚の厚いゲート絶縁膜２３の全幅、及びこれに
隣接する薄い膜厚のゲート絶縁膜２３の所定の幅にわた
って被覆するレジストマスク２６を形成する。その後、
このレジストマスク２６に従って、ポリシリコン膜２５
をエッチングし、除去してゲート電極２５ａを形成す
る。更に、ゲート電極２５ａをマスクとしてゲート絶縁
膜２３をエッチングし、除去して凸型ゲート絶縁膜２３
ａを形成する（図９（ｄ））。
に、シリコン基板２１上にレジストマスクに従ってゲー
ト絶縁膜２３をエッチングし、膜厚の厚い部分と薄い部
分を形成した後、図９（ｂ）に示すように、ゲート絶縁
膜２３を被覆してポリシリコン膜２５を形成する。続い
て、図９（ｃ）に示すように、ホトリソグラフィ技術に
より、膜厚の厚いゲート絶縁膜２３の全幅、及びこれに
隣接する薄い膜厚のゲート絶縁膜２３の所定の幅にわた
って被覆するレジストマスク２６を形成する。その後、
このレジストマスク２６に従って、ポリシリコン膜２５
をエッチングし、除去してゲート電極２５ａを形成す
る。更に、ゲート電極２５ａをマスクとしてゲート絶縁
膜２３をエッチングし、除去して凸型ゲート絶縁膜２３
ａを形成する（図９（ｄ））。
【０００９】
【発明が解決しようとする課題】しかしながら、上記第
１の方法では、リソグラフィ限界の幅でゲート電極１４
及びゲート絶縁膜１３ａの厚い部分を形成しても、ゲー
ト電極１４の両側にさらに薄い膜厚のゲート絶縁膜１３
ａ及びポリシリコン膜のサイドウオール１６ａを形成し
ているため、実効的なゲート長の増大を招くことにな
る。
１の方法では、リソグラフィ限界の幅でゲート電極１４
及びゲート絶縁膜１３ａの厚い部分を形成しても、ゲー
ト電極１４の両側にさらに薄い膜厚のゲート絶縁膜１３
ａ及びポリシリコン膜のサイドウオール１６ａを形成し
ているため、実効的なゲート長の増大を招くことにな
る。
【００１０】第２の方法では、一回目のリソグラフィ工
程でゲート絶縁膜２３ａの厚い部分を形成した後、２回
目のリソグラフィ工程でゲート電極２５ａを形成してい
るため、２度の位置合わせが必要となり、位置合わせの
ためのマージンが大きくなる。また、ゲート電極２５ａ
形成用のマスクの位置合わせの際、位置合わせがずれる
と、凸型ゲート絶縁膜２３ａの薄膜部分にかかる電極の
面積が変動し、十分な幅の薄膜部分が形成されなくな
り、薄膜ゲート絶縁膜による電界強化の効果が低下して
しまう。更に、０．３５μｍ以下の超微細なパターンの
形成を想定すると位置合わせ精度の限界からゲート部分
の安定形成は困難となってしまう。
程でゲート絶縁膜２３ａの厚い部分を形成した後、２回
目のリソグラフィ工程でゲート電極２５ａを形成してい
るため、２度の位置合わせが必要となり、位置合わせの
ためのマージンが大きくなる。また、ゲート電極２５ａ
形成用のマスクの位置合わせの際、位置合わせがずれる
と、凸型ゲート絶縁膜２３ａの薄膜部分にかかる電極の
面積が変動し、十分な幅の薄膜部分が形成されなくな
り、薄膜ゲート絶縁膜による電界強化の効果が低下して
しまう。更に、０．３５μｍ以下の超微細なパターンの
形成を想定すると位置合わせ精度の限界からゲート部分
の安定形成は困難となってしまう。
【００１１】以上のように、上記の２つの方法ではいず
れも、デバイスの微細化、ゲート長の短縮化が妨げられ
ることになる。本発明は、上記の従来例の問題点に鑑み
て創作されたものであり、短チャネル効果を抑制しつ
つ、デバイスの微細化、ゲート長の短縮化を図ることが
可能な半導体装置の製造方法を提供することを目的とす
る。
れも、デバイスの微細化、ゲート長の短縮化が妨げられ
ることになる。本発明は、上記の従来例の問題点に鑑み
て創作されたものであり、短チャネル効果を抑制しつ
つ、デバイスの微細化、ゲート長の短縮化を図ることが
可能な半導体装置の製造方法を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記課題は、第１の発明
である、半導体基板上であってゲート電極を形成すべき
領域に開口を有するマスクを形成する工程と、前記開口
を通して前記半導体基板を熱酸化し、前記半導体基板上
に第１のゲート絶縁膜を形成する工程と、前記開口を被
覆して第１の導電膜を形成した後、前記第１の導電膜を
異方性エッチングして前記開口の側壁に前記第１の導電
膜を残す工程と、前記マスク上及び前記開口内に耐酸化
性膜を形成した後、異方性エッチングし、前記側壁の第
１の導電膜を被覆して前記耐酸化性膜を残す工程と、前
記耐酸化性膜をマスクとして前記半導体基板を熱酸化し
て前記第１のゲート絶縁膜上に第２のゲート絶縁膜を形
成する工程と、前記耐酸化性膜を除去した後、前記開口
内の第１及び第２のゲート絶縁膜上に第２の導電膜を形
成して、前記第１及び第２の導電膜を含むゲート電極を
形成する工程とを有する半導体装置の製造方法によって
達成され、第２の発明である、前記ゲート電極を形成す
る工程は、前記開口を被覆して前記第２の導電膜と耐エ
ッチング性膜とを順に形成する工程と、前記耐エッチン
グ性膜をエッチングして前記耐エッチング性膜を前記開
口内に残す工程と、前記耐エッチング性膜をマスクとし
て前記第２の導電膜をエッチングして前記第２の導電膜
を前記開口内に残す工程と、前記第１及び第２の導電膜
上に第３の導電膜を選択成長する工程とを含むことを特
徴とする第１の発明に記載の半導体装置の製造方法によ
って達成され、第３の発明である、半導体基板上であっ
てゲート電極を形成すべき領域に開口を有するマスクを
形成する工程と、前記開口を通して前記半導体基板を熱
酸化して前記半導体基板上にゲート絶縁膜を形成する工
程と、前記開口を被覆してスペーサ膜を形成した後、前
記スペーサ膜を異方性エッチングして前記開口の側壁に
残す工程と、前記開口を被覆して耐エッチング性膜を形
成した後、前記耐エッチング性膜の一部をエッチングし
て少なくとも前記開口の底部のゲート絶縁膜上に前記耐
エッチング性膜を残す工程と、前記スペーサ膜を除去し
てその除去跡に前記ゲート絶縁膜を表出した後、前記底
部に残る耐エッチング性膜をマスクとして前記除去跡の
ゲート絶縁膜をエッチングし、薄くする工程と、前記耐
エッチング性膜を除去した後、前記開口内のゲート絶縁
膜上に導電膜を形成し、該導電膜を含むゲート電極を形
成する工程とを有する半導体装置の製造方法によって達
成され、第４の発明である、半導体基板上であってゲー
ト電極を形成すべき領域に開口を有するマスクを形成す
る工程と、前記開口を被覆して耐酸化性膜を形成した
後、前記耐酸化性膜を異方性エッチングして前記開口の
側壁に前記耐酸化性膜を残す工程と、前記側壁の耐酸化
性膜をマスクとして前記開口を通して前記半導体基板を
熱酸化し、前記開口内の半導体基板上に第１のゲート絶
縁膜を形成し、かつ前記側壁の耐酸化性膜の下の半導体
基板上に前記第１のゲート絶縁膜によりも膜厚の薄い第
２のゲート絶縁膜を形成する工程と、前記側壁の耐酸化
性膜を除去した後、前記開口内に導電膜を形成して該導
電膜を含むゲート電極を形成する工程とを有する半導体
装置の製造方法によって達成され、第５の発明である、
前記ゲート電極を形成する工程は、前記開口を被覆して
前記導電膜と平坦化膜とを順に形成し、その後、前記平
坦化膜と前記導電膜とをエッチングして前記導電膜を前
記開口内に残す工程であることを特徴とする第３又は第
４の発明のいずれかに記載の半導体装置の製造方法によ
って達成される。
である、半導体基板上であってゲート電極を形成すべき
領域に開口を有するマスクを形成する工程と、前記開口
を通して前記半導体基板を熱酸化し、前記半導体基板上
に第１のゲート絶縁膜を形成する工程と、前記開口を被
覆して第１の導電膜を形成した後、前記第１の導電膜を
異方性エッチングして前記開口の側壁に前記第１の導電
膜を残す工程と、前記マスク上及び前記開口内に耐酸化
性膜を形成した後、異方性エッチングし、前記側壁の第
１の導電膜を被覆して前記耐酸化性膜を残す工程と、前
記耐酸化性膜をマスクとして前記半導体基板を熱酸化し
て前記第１のゲート絶縁膜上に第２のゲート絶縁膜を形
成する工程と、前記耐酸化性膜を除去した後、前記開口
内の第１及び第２のゲート絶縁膜上に第２の導電膜を形
成して、前記第１及び第２の導電膜を含むゲート電極を
形成する工程とを有する半導体装置の製造方法によって
達成され、第２の発明である、前記ゲート電極を形成す
る工程は、前記開口を被覆して前記第２の導電膜と耐エ
ッチング性膜とを順に形成する工程と、前記耐エッチン
グ性膜をエッチングして前記耐エッチング性膜を前記開
口内に残す工程と、前記耐エッチング性膜をマスクとし
て前記第２の導電膜をエッチングして前記第２の導電膜
を前記開口内に残す工程と、前記第１及び第２の導電膜
上に第３の導電膜を選択成長する工程とを含むことを特
徴とする第１の発明に記載の半導体装置の製造方法によ
って達成され、第３の発明である、半導体基板上であっ
てゲート電極を形成すべき領域に開口を有するマスクを
形成する工程と、前記開口を通して前記半導体基板を熱
酸化して前記半導体基板上にゲート絶縁膜を形成する工
程と、前記開口を被覆してスペーサ膜を形成した後、前
記スペーサ膜を異方性エッチングして前記開口の側壁に
残す工程と、前記開口を被覆して耐エッチング性膜を形
成した後、前記耐エッチング性膜の一部をエッチングし
て少なくとも前記開口の底部のゲート絶縁膜上に前記耐
エッチング性膜を残す工程と、前記スペーサ膜を除去し
てその除去跡に前記ゲート絶縁膜を表出した後、前記底
部に残る耐エッチング性膜をマスクとして前記除去跡の
ゲート絶縁膜をエッチングし、薄くする工程と、前記耐
エッチング性膜を除去した後、前記開口内のゲート絶縁
膜上に導電膜を形成し、該導電膜を含むゲート電極を形
成する工程とを有する半導体装置の製造方法によって達
成され、第４の発明である、半導体基板上であってゲー
ト電極を形成すべき領域に開口を有するマスクを形成す
る工程と、前記開口を被覆して耐酸化性膜を形成した
後、前記耐酸化性膜を異方性エッチングして前記開口の
側壁に前記耐酸化性膜を残す工程と、前記側壁の耐酸化
性膜をマスクとして前記開口を通して前記半導体基板を
熱酸化し、前記開口内の半導体基板上に第１のゲート絶
縁膜を形成し、かつ前記側壁の耐酸化性膜の下の半導体
基板上に前記第１のゲート絶縁膜によりも膜厚の薄い第
２のゲート絶縁膜を形成する工程と、前記側壁の耐酸化
性膜を除去した後、前記開口内に導電膜を形成して該導
電膜を含むゲート電極を形成する工程とを有する半導体
装置の製造方法によって達成され、第５の発明である、
前記ゲート電極を形成する工程は、前記開口を被覆して
前記導電膜と平坦化膜とを順に形成し、その後、前記平
坦化膜と前記導電膜とをエッチングして前記導電膜を前
記開口内に残す工程であることを特徴とする第３又は第
４の発明のいずれかに記載の半導体装置の製造方法によ
って達成される。
【００１３】本発明においては、半導体基板上のマスク
に開口を形成し、その開口内に凸型ゲート絶縁膜とゲー
ト電極を形成しているので、ゲート部の幅寸法は、開口
の幅寸法以上には広がらない。従って、凸型ゲート絶縁
膜により短チャネル効果を抑制し、かつ、デバイスの微
細化、ゲート長の短縮化を図ることができる。また、異
方性エッチングによるセルフアライメントにより開口の
側壁に第１の導電膜やスペーサ膜や耐酸化性膜を形成
し、これらに基づいて薄い膜厚部分と厚い膜厚部分をと
もに備えた凸型ゲート絶縁膜を形成しているので、ゲー
ト長の短縮化を図る場合でも、凸型ゲート絶縁膜の各部
分を寸法精度良く形成することができる。
に開口を形成し、その開口内に凸型ゲート絶縁膜とゲー
ト電極を形成しているので、ゲート部の幅寸法は、開口
の幅寸法以上には広がらない。従って、凸型ゲート絶縁
膜により短チャネル効果を抑制し、かつ、デバイスの微
細化、ゲート長の短縮化を図ることができる。また、異
方性エッチングによるセルフアライメントにより開口の
側壁に第１の導電膜やスペーサ膜や耐酸化性膜を形成
し、これらに基づいて薄い膜厚部分と厚い膜厚部分をと
もに備えた凸型ゲート絶縁膜を形成しているので、ゲー
ト長の短縮化を図る場合でも、凸型ゲート絶縁膜の各部
分を寸法精度良く形成することができる。
【００１４】更に、異方性エッチングにより開口の側壁
に、かつ半導体基板上に直接耐酸化性膜を形成し、その
状態で半導体基板を熱酸化している。従って、耐酸化性
膜に被覆されていないところに厚い膜厚のゲート絶縁膜
を形成すると同時に、酸化性ガスの回り込みを利用して
耐酸化性膜の下の半導体基板には薄い膜厚のゲート絶縁
膜を形成することができるため、製造工程を簡略化する
ことが可能である。
に、かつ半導体基板上に直接耐酸化性膜を形成し、その
状態で半導体基板を熱酸化している。従って、耐酸化性
膜に被覆されていないところに厚い膜厚のゲート絶縁膜
を形成すると同時に、酸化性ガスの回り込みを利用して
耐酸化性膜の下の半導体基板には薄い膜厚のゲート絶縁
膜を形成することができるため、製造工程を簡略化する
ことが可能である。
【００１５】また、マスクとしてエッチングレートがＣ
ＶＤ酸化膜や熱酸化膜と比べて大きいＳＯＧ膜を用いて
いるので、ゲート電極を形成した後にマスクを除去する
際に、基板表面に露出しているゲート絶縁膜やフィール
ド絶縁膜等のエッチングを抑制することができる。この
場合、ゲート絶縁膜やフィールド絶縁膜等と種類の異な
るシリコン窒化膜をマスクとして用いることにより、ゲ
ート絶縁膜やフィールド絶縁膜等に損傷を与えることな
く、マスクを除去することができる。
ＶＤ酸化膜や熱酸化膜と比べて大きいＳＯＧ膜を用いて
いるので、ゲート電極を形成した後にマスクを除去する
際に、基板表面に露出しているゲート絶縁膜やフィール
ド絶縁膜等のエッチングを抑制することができる。この
場合、ゲート絶縁膜やフィールド絶縁膜等と種類の異な
るシリコン窒化膜をマスクとして用いることにより、ゲ
ート絶縁膜やフィールド絶縁膜等に損傷を与えることな
く、マスクを除去することができる。
【００１６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 （１）第１の実施の形態 図１（ａ）〜（ｅ），図２（ａ）〜（ｅ），図３（ａ）
〜（ｃ）は、本発明の第１の実施の形態に係る、絶縁ゲ
ート型電界効果トランジスタの製造方法を示す断面図で
ある。
いて図面を参照しながら説明する。 （１）第１の実施の形態 図１（ａ）〜（ｅ），図２（ａ）〜（ｅ），図３（ａ）
〜（ｃ）は、本発明の第１の実施の形態に係る、絶縁ゲ
ート型電界効果トランジスタの製造方法を示す断面図で
ある。
【００１７】まず、（１００）面が露出した、比抵抗１
０Ωｃｍのｐ型のシリコン基板（半導体基板）３１の素
子形成領域に、SiH4＋NH3 を用い，約７７５℃（炉内温
度）の条件で膜厚約１１５ｎｍの不図示のシリコン窒化
膜を形成する。次いで、図１（ａ）に示すように、その
シリコン窒化膜をマスクとして、選択酸化法により、酸
素ガス雰囲気中、温度９００℃の条件でシリコン基板３
１を熱酸化し、素子分離領域に膜厚約３５０ｎｍのシリ
コン酸化膜からなるフィールド絶縁膜３２を形成する。
続いて、回転塗布法により膜厚約２００ｎｍのＳＯＧ膜
（Spin On Glass 膜（マスク））３３を形成する。
０Ωｃｍのｐ型のシリコン基板（半導体基板）３１の素
子形成領域に、SiH4＋NH3 を用い，約７７５℃（炉内温
度）の条件で膜厚約１１５ｎｍの不図示のシリコン窒化
膜を形成する。次いで、図１（ａ）に示すように、その
シリコン窒化膜をマスクとして、選択酸化法により、酸
素ガス雰囲気中、温度９００℃の条件でシリコン基板３
１を熱酸化し、素子分離領域に膜厚約３５０ｎｍのシリ
コン酸化膜からなるフィールド絶縁膜３２を形成する。
続いて、回転塗布法により膜厚約２００ｎｍのＳＯＧ膜
（Spin On Glass 膜（マスク））３３を形成する。
【００１８】次いで、図１（ｂ）に示すように、フォト
リソグラフィ技術により、ゲート電極を形成すべき領域
に開口３４ａを有するレジストマスク３４を形成する。
続いて、レジストマスク３４に従って、CF4 ガスを用い
てＳＯＧ膜３３をエッチングし、除去してゲート電極を
形成すべき領域に幅約３００ｎｍの開口３３ａを形成す
る。
リソグラフィ技術により、ゲート電極を形成すべき領域
に開口３４ａを有するレジストマスク３４を形成する。
続いて、レジストマスク３４に従って、CF4 ガスを用い
てＳＯＧ膜３３をエッチングし、除去してゲート電極を
形成すべき領域に幅約３００ｎｍの開口３３ａを形成す
る。
【００１９】次に、図１（ｃ）に示すように、アルゴン
(Ar)で分圧した酸素ガス雰囲気中、温度1000℃（炉内温
度）の条件で開口３３ａを通してシリコン基板３１を熱
酸化し、膜厚約５ｎｍのシリコン酸化膜からなる薄い膜
厚のゲート絶縁膜３５を形成する。続いて、図１（ｄ）
に示すように、SiH4を用い，約５６０℃（炉内温度）の
条件で膜厚約３０ｎｍのポリシリコン膜（第１の導電
膜）３６を形成した後、図１（ｅ）に示すように、BCl3
＋Cl2 を用いた異方性エッチングによりポリシリコン膜
３６をエッチングし、除去して、開口３３ａの側壁に幅
約３０ｎｍのポリシリコン膜３６ａを形成する。
(Ar)で分圧した酸素ガス雰囲気中、温度1000℃（炉内温
度）の条件で開口３３ａを通してシリコン基板３１を熱
酸化し、膜厚約５ｎｍのシリコン酸化膜からなる薄い膜
厚のゲート絶縁膜３５を形成する。続いて、図１（ｄ）
に示すように、SiH4を用い，約５６０℃（炉内温度）の
条件で膜厚約３０ｎｍのポリシリコン膜（第１の導電
膜）３６を形成した後、図１（ｅ）に示すように、BCl3
＋Cl2 を用いた異方性エッチングによりポリシリコン膜
３６をエッチングし、除去して、開口３３ａの側壁に幅
約３０ｎｍのポリシリコン膜３６ａを形成する。
【００２０】次いで、図２（ａ）に示すように、SiH4＋
NH3 を用い，約７７５℃（炉内温度）の条件で膜厚約２
０ｎｍのシリコン窒化膜（耐酸化性膜）３７を形成した
後、図２（ｂ）に示すように、CF4 ガスを用いてシリコ
ン窒化膜３７を異方性エッチングし、除去して、開口３
３ｂの側壁のポリシリコン膜３６ａに重ねて側壁に幅約
２０ｎｍのシリコン窒化膜３７ａを形成する。
NH3 を用い，約７７５℃（炉内温度）の条件で膜厚約２
０ｎｍのシリコン窒化膜（耐酸化性膜）３７を形成した
後、図２（ｂ）に示すように、CF4 ガスを用いてシリコ
ン窒化膜３７を異方性エッチングし、除去して、開口３
３ｂの側壁のポリシリコン膜３６ａに重ねて側壁に幅約
２０ｎｍのシリコン窒化膜３７ａを形成する。
【００２１】次に、図２（ｃ）に示すように、酸素ガス
雰囲気中、温度1000℃の条件で開口３３ｃを通してシリ
コン基板３１を熱酸化し、膜厚約７ｎｍのシリコン酸化
膜からなる厚い膜厚のゲート絶縁膜３５ｂを形成する。
このとき、側壁のシリコン窒化膜３７ａにより側壁のポ
リシリコン膜３６ａの酸化が防止される。これにより、
幅約２００ｎｍ、膜厚約７ｎｍを有する中央部の厚膜ゲ
ート絶縁膜３５ｂと、幅約５０ｎｍ、膜厚約５ｎｍを有
する周辺部の薄膜ゲート絶縁膜３５ａとを備えた凸型ゲ
ート絶縁膜が形成される。
雰囲気中、温度1000℃の条件で開口３３ｃを通してシリ
コン基板３１を熱酸化し、膜厚約７ｎｍのシリコン酸化
膜からなる厚い膜厚のゲート絶縁膜３５ｂを形成する。
このとき、側壁のシリコン窒化膜３７ａにより側壁のポ
リシリコン膜３６ａの酸化が防止される。これにより、
幅約２００ｎｍ、膜厚約７ｎｍを有する中央部の厚膜ゲ
ート絶縁膜３５ｂと、幅約５０ｎｍ、膜厚約５ｎｍを有
する周辺部の薄膜ゲート絶縁膜３５ａとを備えた凸型ゲ
ート絶縁膜が形成される。
【００２２】次いで、図２（ｄ）に示すように、熱燐酸
により側壁のシリコン窒化膜３７ａを除去した後、SiH4
を用い、約５６０℃（炉内温度）の条件で膜厚約３０ｎ
ｍのポリシリコン膜（第２の導電膜）３８を形成する。
続いて、その上に回転塗布法によりレジスト膜（耐エッ
チング性膜）３９を形成する。次に、図２（ｅ）に示す
ように、酸素プラズマを用いたプラズマアッシャーによ
りレジスト膜３９をエッチングして、開口３３ｄ内を埋
める。続いて、ポリシリコン膜３８をエッチングしてＳ
ＯＧ膜３３上のポリシリコン膜３８を除去する。このと
き、開口３３ｄ内のポリシリコン膜３８ａはレジスト膜
３９ａに保護されているので、エッチングされずにその
まま残る。
により側壁のシリコン窒化膜３７ａを除去した後、SiH4
を用い、約５６０℃（炉内温度）の条件で膜厚約３０ｎ
ｍのポリシリコン膜（第２の導電膜）３８を形成する。
続いて、その上に回転塗布法によりレジスト膜（耐エッ
チング性膜）３９を形成する。次に、図２（ｅ）に示す
ように、酸素プラズマを用いたプラズマアッシャーによ
りレジスト膜３９をエッチングして、開口３３ｄ内を埋
める。続いて、ポリシリコン膜３８をエッチングしてＳ
ＯＧ膜３３上のポリシリコン膜３８を除去する。このと
き、開口３３ｄ内のポリシリコン膜３８ａはレジスト膜
３９ａに保護されているので、エッチングされずにその
まま残る。
【００２３】次に、温度約９４０℃の高温雰囲気中でガ
ス拡散によりポリシリコン膜３６ａ及び３８ａ中にリン
を導入する。これにより、ポリシリコン膜３６ａ及び３
８ａのシート抵抗は凡そ１５Ωｃｍとなる。次いで、図
３（ａ）に示すように、ＳｉＨ4 還元法により、温度２
００〜３００℃、圧力５０ｍＴｏｒｒ以下の条件で、開
口３３ｄ内のポリシリコン膜３６ａ及び３８ａ上に膜厚
約１００ｎｍのタングステン膜（Ｗ膜）４２を選択成長
する。ポリシリコン膜３６ａ及び３８ａとＷ膜４２がゲ
ート電極４４を構成する。
ス拡散によりポリシリコン膜３６ａ及び３８ａ中にリン
を導入する。これにより、ポリシリコン膜３６ａ及び３
８ａのシート抵抗は凡そ１５Ωｃｍとなる。次いで、図
３（ａ）に示すように、ＳｉＨ4 還元法により、温度２
００〜３００℃、圧力５０ｍＴｏｒｒ以下の条件で、開
口３３ｄ内のポリシリコン膜３６ａ及び３８ａ上に膜厚
約１００ｎｍのタングステン膜（Ｗ膜）４２を選択成長
する。ポリシリコン膜３６ａ及び３８ａとＷ膜４２がゲ
ート電極４４を構成する。
【００２４】次いで、図３（ｂ）に示すように、２％Ｈ
Ｆで４分間処理してＳＯＧ膜３３を除去する。このと
き、フィールド絶縁膜３２やゲート絶縁膜もＨＦに曝さ
れるが、ＳＯＧ膜に対するエッチングレート比が１／２
０であるため、フィールド絶縁膜３２等は殆ど膜減りし
ない。次に、Ｓ／Ｄ領域となる領域に不図示のシリコン
酸化膜を１ｎｍ形成した後、ゲート電極４４及びフィー
ルド絶縁膜３２をマスクとして加速電圧２０ｋｅＶ，ド
ーズ量１×１０15ｃｍ-2，角度０°でＡｓをイオン注入
する。次いで、窒素雰囲気中、温度１０００℃で、２秒
間のヒートパルス熱処理を行ってＡｓを活性化し、ｎ型
のＳ／Ｄ領域４３ａ，４３ｂを形成する。
Ｆで４分間処理してＳＯＧ膜３３を除去する。このと
き、フィールド絶縁膜３２やゲート絶縁膜もＨＦに曝さ
れるが、ＳＯＧ膜に対するエッチングレート比が１／２
０であるため、フィールド絶縁膜３２等は殆ど膜減りし
ない。次に、Ｓ／Ｄ領域となる領域に不図示のシリコン
酸化膜を１ｎｍ形成した後、ゲート電極４４及びフィー
ルド絶縁膜３２をマスクとして加速電圧２０ｋｅＶ，ド
ーズ量１×１０15ｃｍ-2，角度０°でＡｓをイオン注入
する。次いで、窒素雰囲気中、温度１０００℃で、２秒
間のヒートパルス熱処理を行ってＡｓを活性化し、ｎ型
のＳ／Ｄ領域４３ａ，４３ｂを形成する。
【００２５】続いて、図３（ｃ）に示すように、SiH4＋
N2O を用いたプラズマＣＶＤ法により、温度約３５０℃
の条件で全面に膜厚約１００ｎｍのシリコン酸化膜４５
を形成した後、フォトリソグラフィ技術により、Ｓ／Ｄ
領域４３ａ，４３ｂ上のコンタクトホールを形成すべき
領域に開口を有する不図示のレジストマスクを形成す
る。次いで、CF4 ガスを用いて開口を通してシリコン酸
化膜４５をエッチングし、除去してＳ／Ｄ領域４３ａ，
４３ｂ上にコンタクトホールを形成する。
N2O を用いたプラズマＣＶＤ法により、温度約３５０℃
の条件で全面に膜厚約１００ｎｍのシリコン酸化膜４５
を形成した後、フォトリソグラフィ技術により、Ｓ／Ｄ
領域４３ａ，４３ｂ上のコンタクトホールを形成すべき
領域に開口を有する不図示のレジストマスクを形成す
る。次いで、CF4 ガスを用いて開口を通してシリコン酸
化膜４５をエッチングし、除去してＳ／Ｄ領域４３ａ，
４３ｂ上にコンタクトホールを形成する。
【００２６】次に、Ａｒガス等を用いたスパッタにより
流量５０sccm，圧力５mTorr の条件で膜厚約２０ｎｍの
Ｔｉ膜と膜厚約１００ｎｍのＴｉＮ膜を堆積した後、流
量１８０cc/minのWF6 と流量8.5l/minのArと流量7.0l/m
inのH2ガスを用いたＣＶＤ法により、温度約４４５℃，
圧力４０Torrの条件で、膜厚約１５０ｎｍのブランケッ
トタングステン膜（Ｗ膜）を形成する。次いで、これら
をパターニングし、コンタクトホールを通してＳ／Ｄ領
域４３ａ，４３ｂと接続するソース／ドレイン電極（Ｓ
／Ｄ電極）４６ａ，４６ｂを形成する。これにより、凸
型ゲート絶縁膜を備えた絶縁ゲート型電界効果トランジ
スタが完成する。
流量５０sccm，圧力５mTorr の条件で膜厚約２０ｎｍの
Ｔｉ膜と膜厚約１００ｎｍのＴｉＮ膜を堆積した後、流
量１８０cc/minのWF6 と流量8.5l/minのArと流量7.0l/m
inのH2ガスを用いたＣＶＤ法により、温度約４４５℃，
圧力４０Torrの条件で、膜厚約１５０ｎｍのブランケッ
トタングステン膜（Ｗ膜）を形成する。次いで、これら
をパターニングし、コンタクトホールを通してＳ／Ｄ領
域４３ａ，４３ｂと接続するソース／ドレイン電極（Ｓ
／Ｄ電極）４６ａ，４６ｂを形成する。これにより、凸
型ゲート絶縁膜を備えた絶縁ゲート型電界効果トランジ
スタが完成する。
【００２７】以上のように、第１の実施の形態によれ
ば、図３（ａ）に示すように、開口３３ａ内にゲート電
極４４を形成しているので、ゲート部の幅寸法は、開口
３３ａの幅寸法以上には広がらない。従って、凸型ゲー
ト絶縁膜により短チャネル効果を抑制し、かつ、デバイ
スの微細化、ゲート長の短縮化を図ることができる。ま
た、図１（ｅ）に示すように、異方性エッチングによる
セルフアライメントにより開口３３ａの側壁にポリシリ
コン膜３６ａを形成し、図２（ｃ）に示すように、これ
らに基づいて薄い膜厚部分と厚い膜厚部分をともに備え
た凸型ゲート絶縁膜を形成しているので、ゲート長の短
縮化を図る場合でも、凸型ゲート絶縁膜の各部分を寸法
精度良く形成することができる。
ば、図３（ａ）に示すように、開口３３ａ内にゲート電
極４４を形成しているので、ゲート部の幅寸法は、開口
３３ａの幅寸法以上には広がらない。従って、凸型ゲー
ト絶縁膜により短チャネル効果を抑制し、かつ、デバイ
スの微細化、ゲート長の短縮化を図ることができる。ま
た、図１（ｅ）に示すように、異方性エッチングによる
セルフアライメントにより開口３３ａの側壁にポリシリ
コン膜３６ａを形成し、図２（ｃ）に示すように、これ
らに基づいて薄い膜厚部分と厚い膜厚部分をともに備え
た凸型ゲート絶縁膜を形成しているので、ゲート長の短
縮化を図る場合でも、凸型ゲート絶縁膜の各部分を寸法
精度良く形成することができる。
【００２８】更に、マスクとしてエッチングレートがＣ
ＶＤ酸化膜や熱酸化膜と比べて大きいＳＯＧ膜３３を用
いているので、ゲート電極４４を形成した後にマスク３
３を除去する際に、基板表面に露出しているゲート絶縁
膜やフィールド絶縁膜３２等のエッチングを抑制するこ
とができる。従って、ゲート絶縁膜やフィールド絶縁膜
３２等に損傷を与えることなく、マスク３３を除去する
ことができる。
ＶＤ酸化膜や熱酸化膜と比べて大きいＳＯＧ膜３３を用
いているので、ゲート電極４４を形成した後にマスク３
３を除去する際に、基板表面に露出しているゲート絶縁
膜やフィールド絶縁膜３２等のエッチングを抑制するこ
とができる。従って、ゲート絶縁膜やフィールド絶縁膜
３２等に損傷を与えることなく、マスク３３を除去する
ことができる。
【００２９】（２）第２の実施の形態
図４（ａ）〜（ｅ），図５（ａ），（ｂ）は、本発明の
第２の実施の形態に係る、絶縁ゲート型電界効果トラン
ジスタの製造方法を示す断面図である。まず、図４
（ａ）に示すように、図１（ａ）により説明したのと同
じ条件及び方法によりにシリコン基板（半導体基板）５
１上の素子分離領域に膜厚約３５０ｎｍのシリコン酸化
膜からなるフィールド絶縁膜５２を形成する。
第２の実施の形態に係る、絶縁ゲート型電界効果トラン
ジスタの製造方法を示す断面図である。まず、図４
（ａ）に示すように、図１（ａ）により説明したのと同
じ条件及び方法によりにシリコン基板（半導体基板）５
１上の素子分離領域に膜厚約３５０ｎｍのシリコン酸化
膜からなるフィールド絶縁膜５２を形成する。
【００３０】次いで、SiH4＋NH3 を用いた熱ＣＶＤ法に
より、炉内温度約７７５℃の条件で膜厚約２００ｎｍの
シリコン窒化膜（マスク）５３を形成する。続いて、フ
ォトリソグラフィ技術により、ゲート電極を形成すべき
領域に開口を有する不図示のレジストマスクを形成す
る。次に、CF4 ガスを用いて、レジストマスクに従って
シリコン窒化膜５３をエッチングし、除去してゲート電
極を形成すべき領域に幅約３００ｎｍの開口５３ａを形
成する。
より、炉内温度約７７５℃の条件で膜厚約２００ｎｍの
シリコン窒化膜（マスク）５３を形成する。続いて、フ
ォトリソグラフィ技術により、ゲート電極を形成すべき
領域に開口を有する不図示のレジストマスクを形成す
る。次に、CF4 ガスを用いて、レジストマスクに従って
シリコン窒化膜５３をエッチングし、除去してゲート電
極を形成すべき領域に幅約３００ｎｍの開口５３ａを形
成する。
【００３１】次に、図４（ｂ）に示すように、酸素ガス
雰囲気中、温度約1000℃の条件で、開口５３ａを通して
シリコン基板５１を熱酸化し、膜厚約５ｎｍのシリコン
酸化膜からなる薄い膜厚のゲート絶縁膜５４を形成す
る。次いで、回転塗布法により膜厚約３０ｎｍのＳＯＧ
膜を形成した後、CF4 ガスを用いた異方性エッチングに
よりＳＯＧ膜をエッチングし、除去して、開口５３ａの
側壁にＳＯＧ膜（スペーサ膜）５５を形成する。
雰囲気中、温度約1000℃の条件で、開口５３ａを通して
シリコン基板５１を熱酸化し、膜厚約５ｎｍのシリコン
酸化膜からなる薄い膜厚のゲート絶縁膜５４を形成す
る。次いで、回転塗布法により膜厚約３０ｎｍのＳＯＧ
膜を形成した後、CF4 ガスを用いた異方性エッチングに
よりＳＯＧ膜をエッチングし、除去して、開口５３ａの
側壁にＳＯＧ膜（スペーサ膜）５５を形成する。
【００３２】次に、SiH4を用い、約５６０℃（炉内温
度）の条件で膜厚約２０ｎｍのポリシリコン膜を形成
し、その上にさらに回転塗布法によりレジスト膜（耐エ
ッチング性膜）を形成した後、O2ガスを用いてレジスト
膜をエッチングして開口５３ａ内にレジスト膜５７を残
す。更に、レジスト膜５７をマスクとして、BCl3＋Cl2
ガスを用いてポリシリコン膜をエッチングし、開口５３
ａ内の側壁のＳＯＧ膜５５と底部のゲート絶縁膜５４と
を被覆するポリシリコン膜（耐エッチング性膜）５６を
残す。
度）の条件で膜厚約２０ｎｍのポリシリコン膜を形成
し、その上にさらに回転塗布法によりレジスト膜（耐エ
ッチング性膜）を形成した後、O2ガスを用いてレジスト
膜をエッチングして開口５３ａ内にレジスト膜５７を残
す。更に、レジスト膜５７をマスクとして、BCl3＋Cl2
ガスを用いてポリシリコン膜をエッチングし、開口５３
ａ内の側壁のＳＯＧ膜５５と底部のゲート絶縁膜５４と
を被覆するポリシリコン膜（耐エッチング性膜）５６を
残す。
【００３３】続いて、酸素プラズマを用いたプラズマア
ッシャーによりレジスト膜５７を除去した後、２％ＨＦ
により４分間処理して側壁のＳＯＧ膜５５を除去する。
このとき、開口５３ａの底部のゲート絶縁膜５４もＨＦ
に曝されるが、ＳＯＧ膜５５に対するエッチングレート
比が１／２０であるため、ゲート絶縁膜５４自体は殆ど
膜減りしない。これにより、ゲート絶縁膜５４の中央部
にのみポリシリコン膜５６が残る。
ッシャーによりレジスト膜５７を除去した後、２％ＨＦ
により４分間処理して側壁のＳＯＧ膜５５を除去する。
このとき、開口５３ａの底部のゲート絶縁膜５４もＨＦ
に曝されるが、ＳＯＧ膜５５に対するエッチングレート
比が１／２０であるため、ゲート絶縁膜５４自体は殆ど
膜減りしない。これにより、ゲート絶縁膜５４の中央部
にのみポリシリコン膜５６が残る。
【００３４】次いで、図４（ｃ）に示すように、ポリシ
リコン膜５６をマスクとして、２％ＨＦによりゲート絶
縁膜５４を３分間エッチングして、ゲート絶縁膜５４の
周辺部を薄くする。これにより、幅約２００ｎｍ，膜厚
約７ｎｍを有する中央部の厚膜ゲート絶縁膜５４ｂと、
幅約５０ｎｍ，膜厚約５ｎｍを有する周辺部の薄膜ゲー
ト絶縁膜５４ａとを備えた凸型ゲート絶縁膜が形成され
る。
リコン膜５６をマスクとして、２％ＨＦによりゲート絶
縁膜５４を３分間エッチングして、ゲート絶縁膜５４の
周辺部を薄くする。これにより、幅約２００ｎｍ，膜厚
約７ｎｍを有する中央部の厚膜ゲート絶縁膜５４ｂと、
幅約５０ｎｍ，膜厚約５ｎｍを有する周辺部の薄膜ゲー
ト絶縁膜５４ａとを備えた凸型ゲート絶縁膜が形成され
る。
【００３５】次に、図４（ｄ）に示すように、シリコン
酸化膜に対する選択比が高い混酸、HF＋HNO3を用いて開
口５３ａ内に残るポリシリコン膜５６のみをエッチング
し、除去した後、SiH4を用い、約５６０℃（炉内温度）
の条件で膜厚約２００ｎｍのポリシリコン膜（導電膜）
５８を形成する。続いて、ガス拡散法によりリンを導入
し、ポリシリコン膜５８のシート抵抗を凡そ１５Ωｃｍ
とする。
酸化膜に対する選択比が高い混酸、HF＋HNO3を用いて開
口５３ａ内に残るポリシリコン膜５６のみをエッチング
し、除去した後、SiH4を用い、約５６０℃（炉内温度）
の条件で膜厚約２００ｎｍのポリシリコン膜（導電膜）
５８を形成する。続いて、ガス拡散法によりリンを導入
し、ポリシリコン膜５８のシート抵抗を凡そ１５Ωｃｍ
とする。
【００３６】続いて、回転塗布法によりレジスト膜（平
坦化膜）５９を形成する。次いで、図４（ｅ）に示すよ
うに、一次エッチとしてO2ガスを用い、二次エッチとし
てBCl3＋Cl2 ガスを用いて、レジスト膜５９及びポリシ
リコン膜５８をエッチバックし、シリコン窒化膜５３上
のポリシリコン膜５８を除去するとともに、開口５３ａ
内にポリシリコン膜（ゲート電極）５８ａを残す。
坦化膜）５９を形成する。次いで、図４（ｅ）に示すよ
うに、一次エッチとしてO2ガスを用い、二次エッチとし
てBCl3＋Cl2 ガスを用いて、レジスト膜５９及びポリシ
リコン膜５８をエッチバックし、シリコン窒化膜５３上
のポリシリコン膜５８を除去するとともに、開口５３ａ
内にポリシリコン膜（ゲート電極）５８ａを残す。
【００３７】続いて、温度約９４０℃の高温雰囲気中で
ガス拡散によりポリシリコン膜５８ａ中にリンを導入す
る。これにより、ポリシリコン膜５８ａのシート抵抗は
凡そ１５Ωｃｍとなる。次に、図５（ａ）に示すよう
に、熱燐酸によりシリコン窒化膜５３をエッチングし、
除去する。続いて、酸素ガス雰囲気中、温度約９００℃
の条件でＳ／Ｄ領域となる領域のシリコン基板５１の表
面に不図示のシリコン酸化膜を約１ｎｍ形成した後、ゲ
ート電極５８ａ及びフィールド絶縁膜５２をマスクとし
て加速電圧２０ｋｅＶ，ドーズ量１×１０15ｃｍ-2，角
度０°でシリコン基板５１内にＡｓをイオン注入する。
続いて、窒素雰囲気中、温度１０００℃で、２秒間ヒー
トパルスによりシリコン基板５１を加熱処理してＡｓを
活性化し、ｎ型のＳ／Ｄ領域６１ａ，６１ｂを形成す
る。
ガス拡散によりポリシリコン膜５８ａ中にリンを導入す
る。これにより、ポリシリコン膜５８ａのシート抵抗は
凡そ１５Ωｃｍとなる。次に、図５（ａ）に示すよう
に、熱燐酸によりシリコン窒化膜５３をエッチングし、
除去する。続いて、酸素ガス雰囲気中、温度約９００℃
の条件でＳ／Ｄ領域となる領域のシリコン基板５１の表
面に不図示のシリコン酸化膜を約１ｎｍ形成した後、ゲ
ート電極５８ａ及びフィールド絶縁膜５２をマスクとし
て加速電圧２０ｋｅＶ，ドーズ量１×１０15ｃｍ-2，角
度０°でシリコン基板５１内にＡｓをイオン注入する。
続いて、窒素雰囲気中、温度１０００℃で、２秒間ヒー
トパルスによりシリコン基板５１を加熱処理してＡｓを
活性化し、ｎ型のＳ／Ｄ領域６１ａ，６１ｂを形成す
る。
【００３８】次いで、図５（ｂ）に示すように、SiH4＋
N2O ガスを用いたプラズマＣＶＤ法により、温度約３５
０℃の条件で全面に膜厚約１００ｎｍのシリコン酸化膜
６２を形成した後、フォトリソグラフィ技術により、Ｓ
／Ｄ領域６１ａ，６１ｂ上のコンタクトホールを形成す
べき領域に開口を有する不図示のレジストマスクを形成
する。
N2O ガスを用いたプラズマＣＶＤ法により、温度約３５
０℃の条件で全面に膜厚約１００ｎｍのシリコン酸化膜
６２を形成した後、フォトリソグラフィ技術により、Ｓ
／Ｄ領域６１ａ，６１ｂ上のコンタクトホールを形成す
べき領域に開口を有する不図示のレジストマスクを形成
する。
【００３９】次に、CF4 ガスを用いてレジストマスクの
開口を通してシリコン酸化膜６２をエッチングし、除去
してＳ／Ｄ領域６１ａ，６１ｂ上にコンタクトホールを
形成する。次いで、Ａｒガス等を用いたスパッタによ
り、流量５０、圧力５mTorr の条件で膜厚約２０ｎｍの
Ｔｉ膜と膜厚約１００ｎｍのＴｉＮ膜及び膜厚約１５０
ｎｍのＷ膜を形成した後、これらをパターニングし、コ
ンタクトホールを通してＳ／Ｄ領域６１ａ，６１ｂと接
続するＳ／Ｄ電極６３ａ，６３ｂを形成する。
開口を通してシリコン酸化膜６２をエッチングし、除去
してＳ／Ｄ領域６１ａ，６１ｂ上にコンタクトホールを
形成する。次いで、Ａｒガス等を用いたスパッタによ
り、流量５０、圧力５mTorr の条件で膜厚約２０ｎｍの
Ｔｉ膜と膜厚約１００ｎｍのＴｉＮ膜及び膜厚約１５０
ｎｍのＷ膜を形成した後、これらをパターニングし、コ
ンタクトホールを通してＳ／Ｄ領域６１ａ，６１ｂと接
続するＳ／Ｄ電極６３ａ，６３ｂを形成する。
【００４０】その後、通常の工程を経て、Ｓ／Ｄ領域６
１ａ，６１ｂと接続するＳ／Ｄ電極６３ａ，６３ｂを形
成し、ＭＯＳＴが完成する。以上のように、第２の実施
の形態によれば、図４（ｅ）に示すように、開口５３ａ
内にゲート電極５８ａを形成しているので、ゲート部の
幅寸法は、開口５３ａの幅寸法以上には広がらない。従
って、凸型ゲート絶縁膜により短チャネル効果を抑制
し、かつ、デバイスの微細化、ゲート長の短縮化を図る
ことができる。
１ａ，６１ｂと接続するＳ／Ｄ電極６３ａ，６３ｂを形
成し、ＭＯＳＴが完成する。以上のように、第２の実施
の形態によれば、図４（ｅ）に示すように、開口５３ａ
内にゲート電極５８ａを形成しているので、ゲート部の
幅寸法は、開口５３ａの幅寸法以上には広がらない。従
って、凸型ゲート絶縁膜により短チャネル効果を抑制
し、かつ、デバイスの微細化、ゲート長の短縮化を図る
ことができる。
【００４１】また、図４（ｂ）に示すように、異方性エ
ッチングによるセルフアライメントにより開口５３ａの
側壁にＳＯＧ膜５５を形成し、図４（ｃ）に示すよう
に、これらに基づいて薄い膜厚部分と厚い膜厚部分をと
もに備えた凸型ゲート絶縁膜を形成しているので、ゲー
ト長の短縮化を図る場合でも、凸型ゲート絶縁膜の各部
分を寸法精度良く形成することができる。
ッチングによるセルフアライメントにより開口５３ａの
側壁にＳＯＧ膜５５を形成し、図４（ｃ）に示すよう
に、これらに基づいて薄い膜厚部分と厚い膜厚部分をと
もに備えた凸型ゲート絶縁膜を形成しているので、ゲー
ト長の短縮化を図る場合でも、凸型ゲート絶縁膜の各部
分を寸法精度良く形成することができる。
【００４２】更に、ゲート絶縁膜やフィールド絶縁膜５
２等と種類の異なるシリコン窒化膜をマスク５３として
用いることにより、ゲート絶縁膜やフィールド絶縁膜５
２等に損傷を与えることなく、マスク５３を除去するこ
とができる。なお、図４（ｄ）において、ポリシリコン
膜５８上に更にレジスト膜５９を形成してエッチバック
しているが、ポリシリコン膜５８のみ形成してエッチバ
ックしてもよい。
２等と種類の異なるシリコン窒化膜をマスク５３として
用いることにより、ゲート絶縁膜やフィールド絶縁膜５
２等に損傷を与えることなく、マスク５３を除去するこ
とができる。なお、図４（ｄ）において、ポリシリコン
膜５８上に更にレジスト膜５９を形成してエッチバック
しているが、ポリシリコン膜５８のみ形成してエッチバ
ックしてもよい。
【００４３】（３）第３の実施の形態
図６（ａ）〜（ｅ）は、本発明の第３の実施の形態に係
る、絶縁ゲート型電界効果トランジスタの製造方法を示
す断面図である。まず、図６（ａ）に示すように、シリ
コン基板（半導体基板）７１の素子形成領域を被覆する
不図示のシリコン窒化膜をマスクとして、酸素ガス雰囲
気中、温度約９００℃の条件で、選択酸化法により素子
分離領域に膜厚約３５０ｎｍのシリコン酸化膜からなる
フィールド絶縁膜７２を形成する。
る、絶縁ゲート型電界効果トランジスタの製造方法を示
す断面図である。まず、図６（ａ）に示すように、シリ
コン基板（半導体基板）７１の素子形成領域を被覆する
不図示のシリコン窒化膜をマスクとして、酸素ガス雰囲
気中、温度約９００℃の条件で、選択酸化法により素子
分離領域に膜厚約３５０ｎｍのシリコン酸化膜からなる
フィールド絶縁膜７２を形成する。
【００４４】次いで、回転塗布法により膜厚約２００ｎ
ｍのＳＯＧ膜（Spin on Glass 膜（マスク））７３を形
成する。続いて、フォトリソグラフィ技術により、ゲー
ト電極を形成すべき領域に開口を有する不図示のレジス
トマスクを形成する。次に、CF4 ガスを用いて、レジス
トマスクに従ってＳＯＧ膜７３をエッチングし、除去し
てゲート電極を形成すべき領域に幅約３００ｎｍの開口
７３ａを形成する（図６（ａ））。
ｍのＳＯＧ膜（Spin on Glass 膜（マスク））７３を形
成する。続いて、フォトリソグラフィ技術により、ゲー
ト電極を形成すべき領域に開口を有する不図示のレジス
トマスクを形成する。次に、CF4 ガスを用いて、レジス
トマスクに従ってＳＯＧ膜７３をエッチングし、除去し
てゲート電極を形成すべき領域に幅約３００ｎｍの開口
７３ａを形成する（図６（ａ））。
【００４５】次に、図６（ｂ）に示すように、SiH4＋NH
3 ガスを用い、炉内温度約７７５℃の条件で、膜厚約３
０ｎｍのシリコン窒化膜を形成した後、CF4 ガスを用い
て、異方性エッチングによりシリコン窒化膜をエッチン
グし、除去して、開口７３ａの側壁に幅約３０ｎｍのシ
リコン窒化膜（耐酸化性膜）７４を残す。次いで、図６
（ｃ）に示すように、酸素ガス雰囲気中、温度約1000℃
の条件で、新たな開口７３ｂを通してシリコン基板７１
を熱酸化し、膜厚約７ｎｍのシリコン酸化膜からなるゲ
ート絶縁膜７５ｂを形成する。このとき、側壁のシリコ
ン窒化膜７４の下のシリコン基板７１には、酸素ガスの
回り込みにより膜厚約５ｎｍのシリコン酸化膜からなる
薄い膜厚のゲート絶縁膜７５ａが形成され、これによ
り、凸型ゲート絶縁膜が形成される。
3 ガスを用い、炉内温度約７７５℃の条件で、膜厚約３
０ｎｍのシリコン窒化膜を形成した後、CF4 ガスを用い
て、異方性エッチングによりシリコン窒化膜をエッチン
グし、除去して、開口７３ａの側壁に幅約３０ｎｍのシ
リコン窒化膜（耐酸化性膜）７４を残す。次いで、図６
（ｃ）に示すように、酸素ガス雰囲気中、温度約1000℃
の条件で、新たな開口７３ｂを通してシリコン基板７１
を熱酸化し、膜厚約７ｎｍのシリコン酸化膜からなるゲ
ート絶縁膜７５ｂを形成する。このとき、側壁のシリコ
ン窒化膜７４の下のシリコン基板７１には、酸素ガスの
回り込みにより膜厚約５ｎｍのシリコン酸化膜からなる
薄い膜厚のゲート絶縁膜７５ａが形成され、これによ
り、凸型ゲート絶縁膜が形成される。
【００４６】次に、図６（ｄ）に示すように、熱燐酸に
より側壁のシリコン窒化膜７４を除去した後、SiH4を用
い、炉内温度約５６０℃の条件で、膜厚約３０ｎｍのポ
リシリコン膜を形成し、その上にさらに回転塗布法によ
り不図示のレジスト膜（平坦化膜）を形成する。続い
て、レジスト膜及びポリシリコン膜をエッチバックし、
開口７３ａ内にポリシリコン膜（ゲート電極）７６を残
す。
より側壁のシリコン窒化膜７４を除去した後、SiH4を用
い、炉内温度約５６０℃の条件で、膜厚約３０ｎｍのポ
リシリコン膜を形成し、その上にさらに回転塗布法によ
り不図示のレジスト膜（平坦化膜）を形成する。続い
て、レジスト膜及びポリシリコン膜をエッチバックし、
開口７３ａ内にポリシリコン膜（ゲート電極）７６を残
す。
【００４７】続いて、温度約９４０℃の高温雰囲気中で
ガス拡散によりポリシリコン膜７６中にリンを導入す
る。これにより、ポリシリコン膜７６のシート抵抗は凡
そ１５Ωｃｍとなる。次いで、図６（ｅ）に示すよう
に、２％ＨＦによりＳＯＧ膜７３を除去した後、ゲート
電極７６及びフィールド絶縁膜７２をマスクとして、図
３（ｂ）で説明したのと同じ条件と方法によりリンをシ
リコン基板７１内にイオン注入し、更に活性化して、ｎ
型のＳ／Ｄ領域７７ａ，７７ｂを形成する。
ガス拡散によりポリシリコン膜７６中にリンを導入す
る。これにより、ポリシリコン膜７６のシート抵抗は凡
そ１５Ωｃｍとなる。次いで、図６（ｅ）に示すよう
に、２％ＨＦによりＳＯＧ膜７３を除去した後、ゲート
電極７６及びフィールド絶縁膜７２をマスクとして、図
３（ｂ）で説明したのと同じ条件と方法によりリンをシ
リコン基板７１内にイオン注入し、更に活性化して、ｎ
型のＳ／Ｄ領域７７ａ，７７ｂを形成する。
【００４８】その後、通常の工程を経て、Ｓ／Ｄ領域７
７ａ，７７ｂと接続する不図示のＳ／Ｄ電極を形成し、
ＭＯＳＴが完成する。以上のように、第３の実施の形態
によれば、図６（ｄ）に示すように、開口７３ａ内にゲ
ート電極７６を形成しているので、ゲート部の幅寸法
は、開口７３ａの幅寸法以上には広がらない。従って、
凸型ゲート絶縁膜により短チャネル効果を抑制し、か
つ、デバイスの微細化、ゲート長の短縮化を図ることが
できる。
７ａ，７７ｂと接続する不図示のＳ／Ｄ電極を形成し、
ＭＯＳＴが完成する。以上のように、第３の実施の形態
によれば、図６（ｄ）に示すように、開口７３ａ内にゲ
ート電極７６を形成しているので、ゲート部の幅寸法
は、開口７３ａの幅寸法以上には広がらない。従って、
凸型ゲート絶縁膜により短チャネル効果を抑制し、か
つ、デバイスの微細化、ゲート長の短縮化を図ることが
できる。
【００４９】また、図６（ｂ）に示すように、異方性エ
ッチングによるセルフアライメントにより開口７３ａの
側壁にシリコン窒化膜７４を形成し、図６（ｃ）に示す
ように、これらに基づいて薄い膜厚部分と厚い膜厚部分
をともに備えた凸型ゲート絶縁膜を形成しているので、
ゲート長の短縮化を図る場合でも、凸型ゲート絶縁膜の
各部分を寸法精度良く形成することができる。
ッチングによるセルフアライメントにより開口７３ａの
側壁にシリコン窒化膜７４を形成し、図６（ｃ）に示す
ように、これらに基づいて薄い膜厚部分と厚い膜厚部分
をともに備えた凸型ゲート絶縁膜を形成しているので、
ゲート長の短縮化を図る場合でも、凸型ゲート絶縁膜の
各部分を寸法精度良く形成することができる。
【００５０】更に、マスクとしてエッチングレートがＣ
ＶＤ酸化膜や熱酸化膜と比べて大きいＳＯＧ膜７３を用
いているので、ゲート電極７６を形成した後にマスク７
３を除去する際に、基板表面に露出しているゲート絶縁
膜やフィールド絶縁膜７２等のエッチングを抑制するこ
とができる。従って、ゲート絶縁膜やフィールド絶縁膜
７２等に損傷を与えることなく、マスク３３を除去する
ことができる。
ＶＤ酸化膜や熱酸化膜と比べて大きいＳＯＧ膜７３を用
いているので、ゲート電極７６を形成した後にマスク７
３を除去する際に、基板表面に露出しているゲート絶縁
膜やフィールド絶縁膜７２等のエッチングを抑制するこ
とができる。従って、ゲート絶縁膜やフィールド絶縁膜
７２等に損傷を与えることなく、マスク３３を除去する
ことができる。
【００５１】
【発明の効果】以上のように、本発明においては、半導
体基板上のマスクに開口を形成し、その開口内に凸型ゲ
ート絶縁膜とゲート電極を形成しているので、ゲート部
の幅寸法は、開口の幅寸法以上には広がらず、従って、
凸型ゲート絶縁膜により短チャネル効果を抑制し、か
つ、デバイスの微細化、ゲート長の短縮化を図ることが
できる。
体基板上のマスクに開口を形成し、その開口内に凸型ゲ
ート絶縁膜とゲート電極を形成しているので、ゲート部
の幅寸法は、開口の幅寸法以上には広がらず、従って、
凸型ゲート絶縁膜により短チャネル効果を抑制し、か
つ、デバイスの微細化、ゲート長の短縮化を図ることが
できる。
【００５２】また、異方性エッチングによるセルフアラ
イメントにより開口の側壁に第１の導電膜やスペーサ膜
や耐酸化性膜を形成し、これらに基づいて薄い膜厚部分
と厚い膜厚部分をともに備えた凸型ゲート絶縁膜を形成
しているので、ゲート長の短縮化を図る場合でも、凸型
ゲート絶縁膜の各部分を寸法精度良く形成することがで
きる。
イメントにより開口の側壁に第１の導電膜やスペーサ膜
や耐酸化性膜を形成し、これらに基づいて薄い膜厚部分
と厚い膜厚部分をともに備えた凸型ゲート絶縁膜を形成
しているので、ゲート長の短縮化を図る場合でも、凸型
ゲート絶縁膜の各部分を寸法精度良く形成することがで
きる。
【図１】本発明の第１の実施の形態に係る絶縁ゲート型
電界効果トランジスタの製造方法について示す断面図
（その１）である。
電界効果トランジスタの製造方法について示す断面図
（その１）である。
【図２】本発明の第１の実施の形態に係る絶縁ゲート型
電界効果トランジスタの製造方法について示す断面図
（その２）である。
電界効果トランジスタの製造方法について示す断面図
（その２）である。
【図３】本発明の第１の実施の形態に係る絶縁ゲート型
電界効果トランジスタの製造方法について示す断面図
（その３）である。
電界効果トランジスタの製造方法について示す断面図
（その３）である。
【図４】本発明の第２の実施の形態に係る絶縁ゲート型
電界効果トランジスタの製造方法について示す断面図
（その１）である。
電界効果トランジスタの製造方法について示す断面図
（その１）である。
【図５】本発明の第２の実施の形態に係る絶縁ゲート型
電界効果トランジスタの製造方法について示す断面図
（その２）である。
電界効果トランジスタの製造方法について示す断面図
（その２）である。
【図６】本発明の第３の実施の形態に係る絶縁ゲート型
電界効果トランジスタの製造方法について示す断面図で
ある。
電界効果トランジスタの製造方法について示す断面図で
ある。
【図７】従来例に係る絶縁ゲート型電界効果トランジス
タの構造について示す断面図である。
タの構造について示す断面図である。
【図８】従来例に係る絶縁ゲート型電界効果トランジス
タの製造方法について示す断面図である。
タの製造方法について示す断面図である。
【図９】他の従来例に係る絶縁ゲート型電界効果トラン
ジスタの製造方法について示す断面図である。
ジスタの製造方法について示す断面図である。
３１，５１，７１ シリコン基板（半導体基板）、
３２，５２，７２ フィールド絶縁膜、
３３，７３ ＳＯＧ膜（マスク）、
３３ａ〜３３ｄ，３４ａ，５３ａ，７３ａ，７３ｂ 開
口、 ３５，５４ ゲート絶縁膜、 ３５ａ，５４ａ，７５ａ 薄膜ゲート絶縁膜、 ３５ｂ，５４ｂ，７５ｂ 厚膜ゲート絶縁膜、 ３６，３６ａ ポリシリコン膜（第１の導電膜）、 ３７，３７ａ，７４ シリコン窒化膜（耐酸化性膜）、 ３８，３８ａ ポリシリコン膜（第２の導電膜）、 ３９，３９ａ レジスト膜（耐エッチング性膜）、 ４２ Ｗ膜、 ４３ａ，４３ｂ，６１ａ，６１ｂ，７７ａ，７７ｂ Ｓ
／Ｄ領域、 ４４ ゲート電極、 ４５，６２ シリコン酸化膜、 ４６ａ，４６ｂ，６３ａ，６３ｂ Ｓ／Ｄ電極、 ５３ シリコン窒化膜（マスク）、 ５６ ポリシリコン膜（耐エッチング性膜）、 ５８，７６ ポリシリコン膜（導電膜）、 ５８ａ ポリシリコン膜（ゲート電極）、 ５９ レジスト膜（平坦化膜）。
口、 ３５，５４ ゲート絶縁膜、 ３５ａ，５４ａ，７５ａ 薄膜ゲート絶縁膜、 ３５ｂ，５４ｂ，７５ｂ 厚膜ゲート絶縁膜、 ３６，３６ａ ポリシリコン膜（第１の導電膜）、 ３７，３７ａ，７４ シリコン窒化膜（耐酸化性膜）、 ３８，３８ａ ポリシリコン膜（第２の導電膜）、 ３９，３９ａ レジスト膜（耐エッチング性膜）、 ４２ Ｗ膜、 ４３ａ，４３ｂ，６１ａ，６１ｂ，７７ａ，７７ｂ Ｓ
／Ｄ領域、 ４４ ゲート電極、 ４５，６２ シリコン酸化膜、 ４６ａ，４６ｂ，６３ａ，６３ｂ Ｓ／Ｄ電極、 ５３ シリコン窒化膜（マスク）、 ５６ ポリシリコン膜（耐エッチング性膜）、 ５８，７６ ポリシリコン膜（導電膜）、 ５８ａ ポリシリコン膜（ゲート電極）、 ５９ レジスト膜（平坦化膜）。
Claims (5)
- 【請求項１】 半導体基板上であってゲート電極を形成
すべき領域に開口を有するマスクを形成する工程と、 前記開口を通して前記半導体基板を熱酸化し、前記半導
体基板上に第１のゲート絶縁膜を形成する工程と、 前記開口を被覆して第１の導電膜を形成した後、前記第
１の導電膜を異方性エッチングして前記開口の側壁に前
記第１の導電膜を残す工程と、 前記マスク上及び前記開口内に耐酸化性膜を形成した
後、異方性エッチングし、前記側壁の第１の導電膜を被
覆して前記耐酸化性膜を残す工程と、 前記耐酸化性膜をマスクとして前記半導体基板を熱酸化
して前記第１のゲート絶縁膜上に第２のゲート絶縁膜を
形成する工程と、 前記耐酸化性膜を除去した後、前記開口内の第１及び第
２のゲート絶縁膜上に第２の導電膜を形成して、前記第
１及び第２の導電膜を含むゲート電極を形成する工程と
を有する半導体装置の製造方法。 - 【請求項２】 前記ゲート電極を形成する工程は、 前記開口を被覆して前記第２の導電膜と耐エッチング性
膜とを順に形成する工程と、 前記耐エッチング性膜をエッチングして前記耐エッチン
グ性膜を前記開口内に残す工程と、 前記耐エッチング性膜をマスクとして前記第２の導電膜
をエッチングして前記第２の導電膜を前記開口内に残す
工程と、 前記第１及び第２の導電膜上に第３の導電膜を選択成長
する工程とを含むことを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 半導体基板上であってゲート電極を形成
すべき領域に開口を有するマスクを形成する工程と、 前記開口を通して前記半導体基板を熱酸化して前記半導
体基板上にゲート絶縁膜を形成する工程と、 前記開口を被覆してスペーサ膜を形成した後、前記スペ
ーサ膜を異方性エッチングして前記開口の側壁に残す工
程と、 前記開口を被覆して耐エッチング性膜を形成した後、前
記耐エッチング性膜の一部をエッチングして少なくとも
前記開口の底部のゲート絶縁膜上に前記耐エッチング性
膜を残す工程と、 前記スペーサ膜を除去してその除去跡に前記ゲート絶縁
膜を表出した後、前記底部に残る耐エッチング性膜をマ
スクとして前記除去跡のゲート絶縁膜をエッチングし、
薄くする工程と、 前記耐エッチング性膜を除去した後、前記開口内のゲー
ト絶縁膜上に導電膜を形成し、該導電膜を含むゲート電
極を形成する工程とを有する半導体装置の製造方法。 - 【請求項４】 半導体基板上であってゲート電極を形成
すべき領域に開口を有するマスクを形成する工程と、 前記開口を被覆して耐酸化性膜を形成した後、前記耐酸
化性膜を異方性エッチングして前記開口の側壁に前記耐
酸化性膜を残す工程と、 前記側壁の耐酸化性膜をマスクとして前記開口を通して
前記半導体基板を熱酸化し、前記開口内の半導体基板上
に第１のゲート絶縁膜を形成し、かつ前記側壁の耐酸化
性膜の下の半導体基板上に前記第１のゲート絶縁膜によ
りも膜厚の薄い第２のゲート絶縁膜を形成する工程と、 前記側壁の耐酸化性膜を除去した後、前記開口内に導電
膜を形成して該導電膜を含むゲート電極を形成する工程
とを有する半導体装置の製造方法。 - 【請求項５】 前記ゲート電極を形成する工程は、前記
開口を被覆して前記導電膜と平坦化膜とを順に形成し、
その後、前記平坦化膜と前記導電膜とをエッチングして
前記導電膜を前記開口内に残す工程であることを特徴と
する請求項３又は請求項４のいずれかに記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31688995A JP3500553B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31688995A JP3500553B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162390A JPH09162390A (ja) | 1997-06-20 |
| JP3500553B2 true JP3500553B2 (ja) | 2004-02-23 |
Family
ID=18082044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31688995A Expired - Lifetime JP3500553B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3500553B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531410B2 (en) | 2001-02-27 | 2003-03-11 | International Business Machines Corporation | Intrinsic dual gate oxide MOSFET using a damascene gate process |
| JP5132691B2 (ja) * | 2010-01-06 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-12-05 JP JP31688995A patent/JP3500553B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09162390A (ja) | 1997-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3382840B2 (ja) | 半導体装置の製造方法 | |
| JPH09153612A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH11204788A (ja) | 半導体装置およびその製造方法 | |
| JP3500553B2 (ja) | 半導体装置の製造方法 | |
| JP2679668B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6129154B2 (ja) | ||
| JPH06333944A (ja) | 半導体装置 | |
| JP2002190515A (ja) | 半導体装置およびその製造方法 | |
| JPS62291176A (ja) | 半導体装置の製造方法 | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| JP3088556B2 (ja) | 半導体装置の製法 | |
| JP2002164537A (ja) | 半導体装置及びその製造方法 | |
| JP4191203B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0982949A (ja) | 半導体装置及びその製造方法 | |
| JPH08264771A (ja) | 半導体装置及びその製造方法 | |
| US6630405B1 (en) | Method of gate patterning for sub-0.1 μm technology | |
| JP3455742B2 (ja) | 半導体装置 | |
| JPS643070B2 (ja) | ||
| JPH10125873A (ja) | 半導体集積回路装置および半導体基板の主表面上にアーチ型ゲート電界効果トランジスタ（ｆｅｔ）を形成する製造方法 | |
| JPH05343440A (ja) | 電荷転送素子およびその製造方法 | |
| JP3850104B2 (ja) | 半導体装置の製造方法 | |
| JP3373839B2 (ja) | 半導体装置 | |
| JPH06151842A (ja) | 半導体装置及びその製造方法 | |
| JP3349413B2 (ja) | 半導体装置の製造方法 | |
| JPH02211633A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031118 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071212 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |