JPH07101694B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07101694B2 JPH07101694B2 JP1027458A JP2745889A JPH07101694B2 JP H07101694 B2 JPH07101694 B2 JP H07101694B2 JP 1027458 A JP1027458 A JP 1027458A JP 2745889 A JP2745889 A JP 2745889A JP H07101694 B2 JPH07101694 B2 JP H07101694B2
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66719—With a step of forming an insulating sidewall spacer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁ゲートの側壁に絶縁物を有する半導体装
置の製法に係り、特に、絶縁物の軟化を防止するのに好
適な半導体装置の製造方法に関する。
置の製法に係り、特に、絶縁物の軟化を防止するのに好
適な半導体装置の製造方法に関する。
従来の装置の一実施例を第１図により説明する。半導体
基板11の上にｎ−層12,p層13,n＋層15が形成され、ゲー
ト電極31の側壁に絶縁物23が形成され、ｎ＋層15とｐ層
13に低抵抗接触している。
基板11の上にｎ−層12,p層13,n＋層15が形成され、ゲー
ト電極31の側壁に絶縁物23が形成され、ｎ＋層15とｐ層
13に低抵抗接触している。
第３図（特願昭62−208123）は、従来の自己整合を用い
た半導体装置に製造方法を示す。
た半導体装置に製造方法を示す。
（ａ）ｎ−層上にゲート酸化膜21,ゲート電極31,絶縁膜
22を順次形成し、所望の所を残し取り除く。その後、ゲ
ート領域をマスクとして、取り除かれた部分にｐ型不純
物、例えばＢ（ボロン）をイオン注入する。（ｂ）イオ
ン注入したＢ（ボロン）を活性化、拡散し、ｐ層13を形
成する。（ｃ）その後上面全面に絶縁物、例えばPSG24
を堆積する。（ｄ）異方性ドライエツチングにより、側
壁にのみPSG24を残す。（ｅ）その後、熱処理すること
により、PSG24中のｐ（リン）をｐ層13中に拡散する。
（ｆ）上方より、ソース電極42を堆積することにより、
ｎ＋層15とｐ層13が短絡される。
22を順次形成し、所望の所を残し取り除く。その後、ゲ
ート領域をマスクとして、取り除かれた部分にｐ型不純
物、例えばＢ（ボロン）をイオン注入する。（ｂ）イオ
ン注入したＢ（ボロン）を活性化、拡散し、ｐ層13を形
成する。（ｃ）その後上面全面に絶縁物、例えばPSG24
を堆積する。（ｄ）異方性ドライエツチングにより、側
壁にのみPSG24を残す。（ｅ）その後、熱処理すること
により、PSG24中のｐ（リン）をｐ層13中に拡散する。
（ｆ）上方より、ソース電極42を堆積することにより、
ｎ＋層15とｐ層13が短絡される。
上記、従来の製造方法では、（ｅ）のPSG24中のＰ（リ
ン）をｐ層13中に拡散する工程で、以下の３つの問題が
あり、第４図により説明する。
ン）をｐ層13中に拡散する工程で、以下の３つの問題が
あり、第４図により説明する。
（１）ｎ＋層15とソース電極42とのコンタクト抵抗を低
減するために、PSGは高濃度にすることが望ましいが、P
SGの軟化の度合は、リン濃度に強く依存する。このた
め、熱処理により、PSG24が軟化し、その結果、ゲート
電極31とソース電極42の短絡が懸念される。
減するために、PSGは高濃度にすることが望ましいが、P
SGの軟化の度合は、リン濃度に強く依存する。このた
め、熱処理により、PSG24が軟化し、その結果、ゲート
電極31とソース電極42の短絡が懸念される。
（２）熱処理中に、PSG24からＰ（リン）が飛散し、図
のＡ部にｐ層13がｎ反転してしまう。
のＡ部にｐ層13がｎ反転してしまう。
（３）PSG24とソース電極42の界面において、PSGとH2O
が反応し、リン酸を生成し、電極が腐食するという問題
があつた。
が反応し、リン酸を生成し、電極が腐食するという問題
があつた。
本発明の目的は、PSGの軟化及びｐ層のｎ反転を防止
し、さらにソース電極の腐食を防止することにある。
し、さらにソース電極の腐食を防止することにある。
上記目的は、ｎ＋層を形成する工程の前に、絶縁物を堆
積し、さらにｎ＋層形成後で電極形成前に、その絶縁物
のPSG膜表面上における部分は残して、他の部分を除去
し、電極形成後に電極と接触するウェル層及びソース層
の表面を露出することによって達成される。
積し、さらにｎ＋層形成後で電極形成前に、その絶縁物
のPSG膜表面上における部分は残して、他の部分を除去
し、電極形成後に電極と接触するウェル層及びソース層
の表面を露出することによって達成される。
本発明では、PSG24からＰ（リン）を拡散する熱処理を
施す前に、上面を絶縁物51、例えばSiO2で覆うため、ゲ
ートの側壁に設けたPSG24が上記SiO251により覆われて
おり、熱処理により軟化で生じる形状変化を防止でき、
その結果、ゲート電極31とソース電極42の短絡を防ぐこ
とができる。また、上記SiO251は熱処理におけるリンの
飛散のストツパとして働き、ｐ層13のｎ反転を防止する
こともできる。また、上記SiO251を異方性のドライエツ
チングで除去する際に、ゲート側壁の上にSiO251が残る
ため、高濃度PSG24によるソース電極42の腐食を防止で
きる。
施す前に、上面を絶縁物51、例えばSiO2で覆うため、ゲ
ートの側壁に設けたPSG24が上記SiO251により覆われて
おり、熱処理により軟化で生じる形状変化を防止でき、
その結果、ゲート電極31とソース電極42の短絡を防ぐこ
とができる。また、上記SiO251は熱処理におけるリンの
飛散のストツパとして働き、ｐ層13のｎ反転を防止する
こともできる。また、上記SiO251を異方性のドライエツ
チングで除去する際に、ゲート側壁の上にSiO251が残る
ため、高濃度PSG24によるソース電極42の腐食を防止で
きる。
以下、本発明の一実施例を第２図により説明する。ゲー
トの側壁にのみPSG24を残すドライエツチングまでは従
来の製造方法と同じである。次に、（ａ）上方より、Si
O2膜51を例えば反応温度の低いCVD法を用いて堆積す
る。（ｂ）その後、熱処理することにより、PSG24中の
Ｐ（リン）をｐ層13中に拡散し、ｎ＋層15を形成する。
（ｃ）異方性のドライエツチングにより、（ａ）で堆積
したSiO2膜51を全面除去する。但し、ここで、PSG24の
表面に異方性ドライエツチングによるエツチング残りが
あつても良い。（ｄ）上方より、ソース電極42を堆積す
ることにより、ｎ＋層15とｐ層13が短絡される。
トの側壁にのみPSG24を残すドライエツチングまでは従
来の製造方法と同じである。次に、（ａ）上方より、Si
O2膜51を例えば反応温度の低いCVD法を用いて堆積す
る。（ｂ）その後、熱処理することにより、PSG24中の
Ｐ（リン）をｐ層13中に拡散し、ｎ＋層15を形成する。
（ｃ）異方性のドライエツチングにより、（ａ）で堆積
したSiO2膜51を全面除去する。但し、ここで、PSG24の
表面に異方性ドライエツチングによるエツチング残りが
あつても良い。（ｄ）上方より、ソース電極42を堆積す
ることにより、ｎ＋層15とｐ層13が短絡される。
第５図は本発明の製造方法の応用例である。従来、ｎ＋
層15下のｐ層13の横方向抵抗を下げるため、ゲートの側
壁に残つているPSG24をマスクとしてｐ型不純物、例え
ばボロンをイオン注入していた。しかし、ソース電極と
のコンタクト領域となるｎ＋層の一部が、ボロンを打込
んだためにオーバラツプし、濃度が低くなつてしまう。
本発明では、（ａ）に示すように、ボロンをイオン注入
する箇所は、表面にSiO251が堆積しているため制限さ
れ、ｎ＋層15とソース電極42のコンタクト領域はマスク
され、ボロンが入らない。（ｂ）では、打込んだボロン
とPSG24中のＰ（リン）を熱処理により同時に拡散し、
ｐ＋層16及びｎ＋層15を形成する。（ｃ）は、（ａ）で
堆積したSiO251を異方性ドライエツチングを用いて全面
除去する。但し、ここでPSG24表面に、SiO251が残つて
も良い。（ｄ）は、ソース電極42を堆積し、ｎ＋層15と
ｐ＋層16を短絡したものである。
層15下のｐ層13の横方向抵抗を下げるため、ゲートの側
壁に残つているPSG24をマスクとしてｐ型不純物、例え
ばボロンをイオン注入していた。しかし、ソース電極と
のコンタクト領域となるｎ＋層の一部が、ボロンを打込
んだためにオーバラツプし、濃度が低くなつてしまう。
本発明では、（ａ）に示すように、ボロンをイオン注入
する箇所は、表面にSiO251が堆積しているため制限さ
れ、ｎ＋層15とソース電極42のコンタクト領域はマスク
され、ボロンが入らない。（ｂ）では、打込んだボロン
とPSG24中のＰ（リン）を熱処理により同時に拡散し、
ｐ＋層16及びｎ＋層15を形成する。（ｃ）は、（ａ）で
堆積したSiO251を異方性ドライエツチングを用いて全面
除去する。但し、ここでPSG24表面に、SiO251が残つて
も良い。（ｄ）は、ソース電極42を堆積し、ｎ＋層15と
ｐ＋層16を短絡したものである。
本発明によれば、熱処理によるPSGの軟化を防止し、ゲ
ート電極31とソース電極42を確実に絶縁できる。また、
PSGからのＰ（リン）の飛散を防止できるのでｐ層のｎ
反転を防ぐこともできる。また、PSGの表面にSiO2を残
すことにより、ソース電極の腐食を防ぐ効果がある。
ート電極31とソース電極42を確実に絶縁できる。また、
PSGからのＰ（リン）の飛散を防止できるのでｐ層のｎ
反転を防ぐこともできる。また、PSGの表面にSiO2を残
すことにより、ソース電極の腐食を防ぐ効果がある。
第１図は本発明の一実施例を示す図、第２図（ａ）〜
（ｄ）は本発明の製造方法の例を示す図、第３図（ａ）
〜（ｆ）は従来の製造方法の例を示す図、第４図は従来
例の問題点を示す図、第５図（ａ）〜（ｄ）は本発明の
一応用例を示す図である。 １……半導体装置、11……半導体基板、12……ｎ−層、
24……不純物を含む絶縁膜、31……ゲート電極、41……
ドレイン電極、42……ソース電極、51……絶縁膜。
（ｄ）は本発明の製造方法の例を示す図、第３図（ａ）
〜（ｆ）は従来の製造方法の例を示す図、第４図は従来
例の問題点を示す図、第５図（ａ）〜（ｄ）は本発明の
一応用例を示す図である。 １……半導体装置、11……半導体基板、12……ｎ−層、
24……不純物を含む絶縁膜、31……ゲート電極、41……
ドレイン電極、42……ソース電極、51……絶縁膜。
Claims (1)
- 【請求項１】ｎ型の半導体層表面にゲート酸化膜，ゲー
ト電極及び絶縁膜の三層積層構造の絶縁ゲートを選択的
に形成する工程と、 前記絶縁ゲートをマスクとして半導体層内にｐ型で半導
体層より高不純物濃度を有するウェル層を形成する工程
と、 前記ウェル層に隣接する絶縁ゲートの側壁にｎ型の不純
物としてリンを含むPSG膜を形成する工程と、 絶縁物を堆積して前記絶縁ゲート，前記ウェル層及び前
記PSG膜の各表面を覆う工程と、 前記絶縁物により表面を覆われたPSG膜からウェル層内
にリンを拡散してｎ型でウェル層より高不純物濃度を有
するソース層を形成する工程と、 前記ソース層形成後に、前記絶縁物の前記PSG膜表面上
における部分は残すように、該絶縁物を除去して、該PS
G膜に隣接するウェル層及びソース層の表面を露出する
工程と、 前記露出されたウェル層及びソース層の表面上に接触す
るとともに、これらの層に隣接するPSG膜表面上に残さ
れた絶縁物に接触する電極を形成する工程と、 を備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027458A JPH07101694B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027458A JPH07101694B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02207538A JPH02207538A (ja) | 1990-08-17 |
| JPH07101694B2 true JPH07101694B2 (ja) | 1995-11-01 |
Family
ID=12221675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1027458A Expired - Lifetime JPH07101694B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101694B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA969290A (en) * | 1971-10-20 | 1975-06-10 | Alfred C. Ipri | Fabrication of semiconductor devices incorporating polycrystalline silicon |
| US4546535A (en) * | 1983-12-12 | 1985-10-15 | International Business Machines Corporation | Method of making submicron FET structure |
| JPH0766966B2 (ja) * | 1987-04-06 | 1995-07-19 | 株式会社日立製作所 | 半導体装置 |
-
1989
- 1989-02-08 JP JP1027458A patent/JPH07101694B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02207538A (ja) | 1990-08-17 |
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Legal Events
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