JPH0766966B2 - 半導体装置 - Google Patents
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- JPH0766966B2 JPH0766966B2 JP62082911A JP8291187A JPH0766966B2 JP H0766966 B2 JPH0766966 B2 JP H0766966B2 JP 62082911 A JP62082911 A JP 62082911A JP 8291187 A JP8291187 A JP 8291187A JP H0766966 B2 JPH0766966 B2 JP H0766966B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/45—Ohmic electrodes
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOSゲートを有する半導体装置及びその製造
方法に係わり、特にその大電流化が可能な構造及び製造
方法に関する。
方法に係わり、特にその大電流化が可能な構造及び製造
方法に関する。
第２図は従来のMOSゲートをもつ半導体装置を示す。こ
の半導体基板２には、n+またはp+層11の上に、例えば高
抵抗のn-層12が形成されている。さらにn-層12内にｐ層
13が、ｐ層13内にn+層15が、そして表面に露出している
n-層12を挟んだｐ層13,n+層15の間にMOSゲートが形成さ
れている。MOSゲートはゲート酸化膜21,ゲート電極31及
び絶縁膜22の三層積層体からなる。n+層15とｐ層13はソ
ース電極42で短絡され、ソース電極42とゲート電極31は
絶縁膜22で電気的に絶縁されている。一方、n+またはp+
層11にはドレイン電極41が低抵抗接触している。
の半導体基板２には、n+またはp+層11の上に、例えば高
抵抗のn-層12が形成されている。さらにn-層12内にｐ層
13が、ｐ層13内にn+層15が、そして表面に露出している
n-層12を挟んだｐ層13,n+層15の間にMOSゲートが形成さ
れている。MOSゲートはゲート酸化膜21,ゲート電極31及
び絶縁膜22の三層積層体からなる。n+層15とｐ層13はソ
ース電極42で短絡され、ソース電極42とゲート電極31は
絶縁膜22で電気的に絶縁されている。一方、n+またはp+
層11にはドレイン電極41が低抵抗接触している。
半導体層11がn+型の場合は通常MOSFETと呼ばれているユ
ニポーラデバイスである。ソース電極42を例えば0Vと
し、ドレイン電極41に正の電位を加え、ゲート電極31に
正の電位を印加すると、MOSゲート下のｐ層13にｎ層の
反転層が形成され、電子がソース電極42,n+層15,p層
の反転層，n-層12,n+層11を通つてドレイン電極41へ流
れる結果、ドレイン電極41からソース電極42へ電流が流
れ、半導体装置はオン状態になる。ここでゲート電極31
の電位を取り除くとMOSゲート下に形成された反転層が
消滅し、電子の通路が遮断される結果、装置はオフ状
態へ移行する。
ニポーラデバイスである。ソース電極42を例えば0Vと
し、ドレイン電極41に正の電位を加え、ゲート電極31に
正の電位を印加すると、MOSゲート下のｐ層13にｎ層の
反転層が形成され、電子がソース電極42,n+層15,p層
の反転層，n-層12,n+層11を通つてドレイン電極41へ流
れる結果、ドレイン電極41からソース電極42へ電流が流
れ、半導体装置はオン状態になる。ここでゲート電極31
の電位を取り除くとMOSゲート下に形成された反転層が
消滅し、電子の通路が遮断される結果、装置はオフ状
態へ移行する。
一方半導体層11がp+型の半導体装置は伝導度変調型MOSF
ETなどと呼ばれているバイポーラデバイスである。各電
極への電位の加え方は前記のn+型の半導体層11の場合と
同じで、ゲート電極31に正の電位を加えると、n-層12へ
電子が流れ込む。次にこの電子がp+層11から多量のホ
ールの注入を促し、n-層12に多量の過剰キヤリアが存
在するようになる。この結果、高抵抗のn-層12は低抵抗
の導電性を示すようになる。これが伝導度変調型と言わ
れる所である。電子がベース電流となり、p+層11・n-層
12・ｐ層13のpnpトランジスタを動作させた状態であ
る。n-層12に注入したホールはn+層15下のｐ層13を通つ
てソース電極42へ流れ込む。オフ状態へ移行させるに
は、前記のMOSFETと同じくゲート電極31の電位を取り除
けば良い。電子の流れが遮断され、pnpトランジスタの
ベース電流が供給されなくなる結果、ホールの注入もな
くなり、電流は流れなくなる。
ETなどと呼ばれているバイポーラデバイスである。各電
極への電位の加え方は前記のn+型の半導体層11の場合と
同じで、ゲート電極31に正の電位を加えると、n-層12へ
電子が流れ込む。次にこの電子がp+層11から多量のホ
ールの注入を促し、n-層12に多量の過剰キヤリアが存
在するようになる。この結果、高抵抗のn-層12は低抵抗
の導電性を示すようになる。これが伝導度変調型と言わ
れる所である。電子がベース電流となり、p+層11・n-層
12・ｐ層13のpnpトランジスタを動作させた状態であ
る。n-層12に注入したホールはn+層15下のｐ層13を通つ
てソース電極42へ流れ込む。オフ状態へ移行させるに
は、前記のMOSFETと同じくゲート電極31の電位を取り除
けば良い。電子の流れが遮断され、pnpトランジスタの
ベース電流が供給されなくなる結果、ホールの注入もな
くなり、電流は流れなくなる。
以上から半導体装置を大電流化するには、n+層11,p+層1
1を用いたいずれの場合も電子電流を増やすことが不可
欠なことが分かる。そのためには、単位面積当りに占め
るゲート領域Ｂの割合を大きくし、Ａの領域を最小にす
ることが望ましい。しかし、従来の半導体装置では、例
えばホトリソグラフイーの合わせ精度が３μｍの場合、
ゲート電極31とソース電極42を絶縁するための絶縁膜22
のA1の寸法，ソース電極42とn+層15を確実に接触させる
のに必要なA2の寸法，n+層15を分離しｐ層13とソース電
極42を接触させるのに必要なA3の寸法は、少なくとも３
μｍである。通常はより確実にするためさらに余裕をと
る必要があり、その結果、Ａの幅が20〜30μｍにも達
し、Ａの領域が全面の約50％も占め、装置の大電流化を
阻んでいた。
1を用いたいずれの場合も電子電流を増やすことが不可
欠なことが分かる。そのためには、単位面積当りに占め
るゲート領域Ｂの割合を大きくし、Ａの領域を最小にす
ることが望ましい。しかし、従来の半導体装置では、例
えばホトリソグラフイーの合わせ精度が３μｍの場合、
ゲート電極31とソース電極42を絶縁するための絶縁膜22
のA1の寸法，ソース電極42とn+層15を確実に接触させる
のに必要なA2の寸法，n+層15を分離しｐ層13とソース電
極42を接触させるのに必要なA3の寸法は、少なくとも３
μｍである。通常はより確実にするためさらに余裕をと
る必要があり、その結果、Ａの幅が20〜30μｍにも達
し、Ａの領域が全面の約50％も占め、装置の大電流化を
阻んでいた。
また、p+層11を用いた伝導度変調型MOSFETの場合、n+層
15の幅（A1＋A2）が大きいと、注入したホールがn+層
15下のｐ層13の横方向抵抗Ｒによりｐ層13に電圧降下を
生じさせ、n+層15,p層13を順バイアスする結果、n+層13
・ｐ層15・n-層12のnpnトランジスタが動作し始め、n+
層13から多量の電子が注入するようになる。その結果、
先のpnpトランジスタと合わせ、pnpnのサイリスタとし
て動作し、ラツチアツプしてしまう。一旦ラツチアツプ
するとゲート電極31の電位を取り除いても装置をオフす
ることができなくなり、ゲートで装置を制御できなくな
るという問題があつた。
15の幅（A1＋A2）が大きいと、注入したホールがn+層
15下のｐ層13の横方向抵抗Ｒによりｐ層13に電圧降下を
生じさせ、n+層15,p層13を順バイアスする結果、n+層13
・ｐ層15・n-層12のnpnトランジスタが動作し始め、n+
層13から多量の電子が注入するようになる。その結果、
先のpnpトランジスタと合わせ、pnpnのサイリスタとし
て動作し、ラツチアツプしてしまう。一旦ラツチアツプ
するとゲート電極31の電位を取り除いても装置をオフす
ることができなくなり、ゲートで装置を制御できなくな
るという問題があつた。
本発明の目的は、大電流を取り出すことができ、さらに
はラツチアツプしにくい半導体装置及びその製造方法を
提供することにある。
はラツチアツプしにくい半導体装置及びその製造方法を
提供することにある。
上記目的は、一方導電型の半導体基板において、MOSゲ
ートの側壁間に設けられる他方導電型の第１の半導体領
域と、第１の半導体領域内に設けられ、一方の主表面に
おいてMOSゲートの側壁に隣接する一方導電型の第２の
半導体領域とを有し、MOSゲートの側壁間において第１
及び第２の半導体領域と接触し、MOSゲート上に延びる
第１の主電極を備え、さらに、一方主表面における、第
１の半導体領域の露出端部の位置と、第２の半導体領域
のMOSゲートで被われていない個所及びMOSゲートの下の
個所それぞれの露出端部の位置と、第１の主電極と第１
及び第２の半導体領域との接触個所の位置が、上記MOS
ゲートの側壁の位置と位置合わせされている半導体装置
の構成により達成される。
ートの側壁間に設けられる他方導電型の第１の半導体領
域と、第１の半導体領域内に設けられ、一方の主表面に
おいてMOSゲートの側壁に隣接する一方導電型の第２の
半導体領域とを有し、MOSゲートの側壁間において第１
及び第２の半導体領域と接触し、MOSゲート上に延びる
第１の主電極を備え、さらに、一方主表面における、第
１の半導体領域の露出端部の位置と、第２の半導体領域
のMOSゲートで被われていない個所及びMOSゲートの下の
個所それぞれの露出端部の位置と、第１の主電極と第１
及び第２の半導体領域との接触個所の位置が、上記MOS
ゲートの側壁の位置と位置合わせされている半導体装置
の構成により達成される。
本発明では、第１及び第２の半導体領域と第１の主電極
のコンタクト穴が、MOSゲートの側壁に対して自己整合
で形成する。それによつてn+層の幅が小さくなり、また
多結晶半導体を用いてn+層とｐ層をソース電極で短絡す
ることができるので、従来構造に比較してゲート領域の
占める割合を増すことができる結果、半導体装置を約1.
5倍以上大電流化できる。一方、伝導度変調型MOSFETで
は従来の５倍以上の電流を流してもラツチアツプしなく
なる。
のコンタクト穴が、MOSゲートの側壁に対して自己整合
で形成する。それによつてn+層の幅が小さくなり、また
多結晶半導体を用いてn+層とｐ層をソース電極で短絡す
ることができるので、従来構造に比較してゲート領域の
占める割合を増すことができる結果、半導体装置を約1.
5倍以上大電流化できる。一方、伝導度変調型MOSFETで
は従来の５倍以上の電流を流してもラツチアツプしなく
なる。
以下、本発明の一実施例を第１図により説明する。本発
明の半導体基板１には従来と同じく半導体層11の上にn-
層12,p層13が形成されている。但し、ゲート電極31の側
壁にはゲート酸化膜21と絶縁物22を結ぶ絶縁膜が存在
し、その絶縁膜上に例えばn+型の多結晶半導体32が形成
され、ｐ層13内に多結晶半導体32を囲むように半円状の
n+層14が自己整合で形成されている。ソース電極42は、
n+層14及びｐ層13と低抵抗接触すると共に多結晶半導体
32及びMOSゲート上に延びている。
明の半導体基板１には従来と同じく半導体層11の上にn-
層12,p層13が形成されている。但し、ゲート電極31の側
壁にはゲート酸化膜21と絶縁物22を結ぶ絶縁膜が存在
し、その絶縁膜上に例えばn+型の多結晶半導体32が形成
され、ｐ層13内に多結晶半導体32を囲むように半円状の
n+層14が自己整合で形成されている。ソース電極42は、
n+層14及びｐ層13と低抵抗接触すると共に多結晶半導体
32及びMOSゲート上に延びている。
次にこのような半導体装置の製造方法について第３図に
より説明する。先ず第３図（ａ）に示すように、n-層上
にゲート酸化膜21,ゲート電極31,絶縁膜22を順次堆積
し、所望の領域を残し取り除きMOSを形成する。その
後、MOSゲートをマスクとして、取り除かれた部分にｐ
型不純物例えばＢ（ボロン）をイオン注入する。イオン
注入後、第３図（ｂ）に示すように、イオン注入したＢ
を活性化，拡散してｐ層13を形成する。この時、MOSゲ
ートの側壁に厚さ数千Åの絶縁物が形成される。また、
同時にｐ層13上に形成された絶縁物は、ドライエツチン
グすることにより取り除く（第３図ｃ）。次に第３図
（ｄ）に示すように、n+型の多結晶半導体33を数千Å堆
積する。その後第３図（ｅ）に示すごとく、ドライエツ
チングすることにより、ゲート電極31の側壁に絶縁物を
介して多結晶半導体32が残る。そして、熱処理すること
により、n+型多結晶半導体32中の不純物がｐ層13に拡散
し、自己整合でn+層14が形成される。最後に第３図
（ｆ）に示すように上方よりソース電極42を堆積するこ
とにより、n+型多結晶半導体32,n+層14,p層が短絡され
る。
より説明する。先ず第３図（ａ）に示すように、n-層上
にゲート酸化膜21,ゲート電極31,絶縁膜22を順次堆積
し、所望の領域を残し取り除きMOSを形成する。その
後、MOSゲートをマスクとして、取り除かれた部分にｐ
型不純物例えばＢ（ボロン）をイオン注入する。イオン
注入後、第３図（ｂ）に示すように、イオン注入したＢ
を活性化，拡散してｐ層13を形成する。この時、MOSゲ
ートの側壁に厚さ数千Åの絶縁物が形成される。また、
同時にｐ層13上に形成された絶縁物は、ドライエツチン
グすることにより取り除く（第３図ｃ）。次に第３図
（ｄ）に示すように、n+型の多結晶半導体33を数千Å堆
積する。その後第３図（ｅ）に示すごとく、ドライエツ
チングすることにより、ゲート電極31の側壁に絶縁物を
介して多結晶半導体32が残る。そして、熱処理すること
により、n+型多結晶半導体32中の不純物がｐ層13に拡散
し、自己整合でn+層14が形成される。最後に第３図
（ｆ）に示すように上方よりソース電極42を堆積するこ
とにより、n+型多結晶半導体32,n+層14,p層が短絡され
る。
以上の製造方法から分かるように、本発明の半導体装置
はMOSゲートを形成した後は、自己整合でｐ層13,n+層14
及びソース電極42の接触孔も全て形成されるため、従来
のようなホトリソグラフイーの工程の合わせ精度を気に
する必要がない。その結果、第１図のＡの領域は第２図
のそれに比べ格段に狭くすることができることがわかつ
た。本発明者が検討した結果、Ａの領域の幅を従来の20
〜30μｍから約３μｍ以下にすることができ、電流密度
を約1.5倍以上増やすことができた。さらに伝導度変調
型MOSFETに適用した結果、n+層14下のｐ層13の横方向抵
抗も従来の1/5以下にでき、従来の５倍以上の電流を流
してもラツチアツプしないことが分かつた。
はMOSゲートを形成した後は、自己整合でｐ層13,n+層14
及びソース電極42の接触孔も全て形成されるため、従来
のようなホトリソグラフイーの工程の合わせ精度を気に
する必要がない。その結果、第１図のＡの領域は第２図
のそれに比べ格段に狭くすることができることがわかつ
た。本発明者が検討した結果、Ａの領域の幅を従来の20
〜30μｍから約３μｍ以下にすることができ、電流密度
を約1.5倍以上増やすことができた。さらに伝導度変調
型MOSFETに適用した結果、n+層14下のｐ層13の横方向抵
抗も従来の1/5以下にでき、従来の５倍以上の電流を流
してもラツチアツプしないことが分かつた。
第４図は本発明の応用例である。第１図と異なる点は高
エネルギーのｐ型不純物のイオン注入により、p+層16を
形成したことである。このp+層16のイオン注入は、第３
図の（ｃ）の後、または（ｅ）のn+層14を拡散する前が
望ましい。このように本発明の半導体装置３では自己整
合でp+層16を形成することも可能であり、絶縁物22によ
り高エネルギーのイオンがゲート酸化膜21に到達しない
ようにできるのでゲート酸化膜21を破壊することもな
い。このp+層を形成することによつて、ｐ層13の横方向
抵抗を格段に下げることができる結果、本発明を適用し
た伝導度変調型MOSFETでは殆んどはラツチアツプしなく
なつた。また、ユニポーラデバイスのMOSFETではオン状
態からオフ状態に移行するときに生じるn+層14・ｐ層13
・n-層12の寄生npnトランジスタの動作を押えることが
できるため、安全動作領域を大きくできることも分かつ
た。
エネルギーのｐ型不純物のイオン注入により、p+層16を
形成したことである。このp+層16のイオン注入は、第３
図の（ｃ）の後、または（ｅ）のn+層14を拡散する前が
望ましい。このように本発明の半導体装置３では自己整
合でp+層16を形成することも可能であり、絶縁物22によ
り高エネルギーのイオンがゲート酸化膜21に到達しない
ようにできるのでゲート酸化膜21を破壊することもな
い。このp+層を形成することによつて、ｐ層13の横方向
抵抗を格段に下げることができる結果、本発明を適用し
た伝導度変調型MOSFETでは殆んどはラツチアツプしなく
なつた。また、ユニポーラデバイスのMOSFETではオン状
態からオフ状態に移行するときに生じるn+層14・ｐ層13
・n-層12の寄生npnトランジスタの動作を押えることが
できるため、安全動作領域を大きくできることも分かつ
た。
第５図は本発明の他の応用例を示す。この例では、ドレ
イン電極41とゲート電極31,ソース電極42が半導体基板
４の上主表面にラテラル状に配置されている。
イン電極41とゲート電極31,ソース電極42が半導体基板
４の上主表面にラテラル状に配置されている。
本発明によれば、ゲート領域の面積を占める割合を増や
すことができるので、半導体装置を大電流化できる効果
がある。また、伝導度変調型MOSFETでは大電流を流して
もラツチアツプしない効果がある。
すことができるので、半導体装置を大電流化できる効果
がある。また、伝導度変調型MOSFETでは大電流を流して
もラツチアツプしない効果がある。
第１図は本発明の一実施例を示す縦断面図、第２図は従
来例を示す縦断面図、第３図（ａ）〜（ｆ）は第１図に
示す一実施例の製造方法を示す部分縦断面図、第４図，
第５図は本発明の応用例を示す縦断面図である。 １〜４…半導体装置、11…n+層またはp+層、12…n-層、
13…ｐ層、14,15…n+層、31…ゲート電極、32…多結晶
半導体、41…ドレイン電極、42…ソース電極。
来例を示す縦断面図、第３図（ａ）〜（ｆ）は第１図に
示す一実施例の製造方法を示す部分縦断面図、第４図，
第５図は本発明の応用例を示す縦断面図である。 １〜４…半導体装置、11…n+層またはp+層、12…n-層、
13…ｐ層、14,15…n+層、31…ゲート電極、32…多結晶
半導体、41…ドレイン電極、42…ソース電極。
Claims (1)
- 【請求項１】一対の主表面を持つ一方導電型の半導体基
板の一方主表面上に設けられ、ゲート酸化膜、ゲート電
極及び絶縁膜の積層体を有するMOSゲートと、 MOSゲートの側壁間の個所であって、上記一方主表面のM
OSゲートで被われていない個所に設けられ、MOSゲート
の下まで延びる他方導電型の第１の半導体領域と、 該第１の半導体領域内に設けられ、一方の主表面におい
て上記MOSゲートの側壁に隣接し、MOSゲートの下まで延
びる一方導電型の第２の半導体領域と、 を有し、 上記MOSゲートの側壁間において第１及び第２の半導体
領域と接触し、MOSゲート上に延びる第１の主電極と、 半導体基板の他方の主表面に接触する第２の主電極と、 を備え、 一方主表面における、上記第１の半導体領域の露出端部
の位置と、上記第２の半導体領域のMOSゲートで被われ
ていない個所及びMOSゲートの下の個所それぞれの露出
端部の位置と上記第１の主電極と第１及び第２の半導体
領域との接触個所の位置が、上記MOSゲートの側壁の位
置と位置合わせされていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082911A JPH0766966B2 (ja) | 1987-04-06 | 1987-04-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082911A JPH0766966B2 (ja) | 1987-04-06 | 1987-04-06 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6201714A Division JP2616705B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63249374A JPS63249374A (ja) | 1988-10-17 |
| JPH0766966B2 true JPH0766966B2 (ja) | 1995-07-19 |
Family
ID=13787435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082911A Expired - Lifetime JPH0766966B2 (ja) | 1987-04-06 | 1987-04-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766966B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766968B2 (ja) * | 1987-08-24 | 1995-07-19 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| US5179034A (en) * | 1987-08-24 | 1993-01-12 | Hitachi, Ltd. | Method for fabricating insulated gate semiconductor device |
| JPH07101694B2 (ja) * | 1989-02-08 | 1995-11-01 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPH07114280B2 (ja) * | 1989-09-20 | 1995-12-06 | 株式会社日立製作所 | 半導体装置 |
| EP0654829A1 (en) * | 1993-11-12 | 1995-05-24 | STMicroelectronics, Inc. | Increased density MOS-gated double diffused semiconductor devices |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546535A (en) * | 1983-12-12 | 1985-10-15 | International Business Machines Corporation | Method of making submicron FET structure |
| US4587713A (en) * | 1984-02-22 | 1986-05-13 | Rca Corporation | Method for making vertical MOSFET with reduced bipolar effects |
-
1987
- 1987-04-06 JP JP62082911A patent/JPH0766966B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63249374A (ja) | 1988-10-17 |
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|---|---|---|---|
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