JP2616705B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2616705B2 JP2616705B2 JP6201714A JP20171494A JP2616705B2 JP 2616705 B2 JP2616705 B2 JP 2616705B2 JP 6201714 A JP6201714 A JP 6201714A JP 20171494 A JP20171494 A JP 20171494A JP 2616705 B2 JP2616705 B2 JP 2616705B2
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- mos gate
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳゲートを有する
半導体装置に係わり、特にその大電流化が可能な構造に
関する。
半導体装置に係わり、特にその大電流化が可能な構造に
関する。
【０００２】
【従来の技術】図２は従来のＭＯＳゲートをもつ半導体
装置を示す。この半導体装置２には、ｎ+ 型またはｐ+
型の半導体基板１１の上に、例えば高抵抗のｎ- 層１２
が形成されている。さらにｎ- 層１２内にｐ層１３が、
ｐ層１３内にｎ+ 層１５が、そして表面に露出している
ｎ- 層１２を挟んでｐ層１３，ｎ+ 層１５の間にＭＯＳ
ゲートが形成されている。ＭＯＳゲートはゲート酸化膜
２１，ゲート電極３１及び絶縁膜２２の三層積層体から
なる。ｎ+ 層１５とｐ層１３はソース電極４２で短絡さ
れ、ソース電極４２とゲート電極３１は絶縁膜２２で電
気的に絶縁されている。一方、半導体基板１１にはドレ
イン電極４１が低抵抗接触している。
装置を示す。この半導体装置２には、ｎ+ 型またはｐ+
型の半導体基板１１の上に、例えば高抵抗のｎ- 層１２
が形成されている。さらにｎ- 層１２内にｐ層１３が、
ｐ層１３内にｎ+ 層１５が、そして表面に露出している
ｎ- 層１２を挟んでｐ層１３，ｎ+ 層１５の間にＭＯＳ
ゲートが形成されている。ＭＯＳゲートはゲート酸化膜
２１，ゲート電極３１及び絶縁膜２２の三層積層体から
なる。ｎ+ 層１５とｐ層１３はソース電極４２で短絡さ
れ、ソース電極４２とゲート電極３１は絶縁膜２２で電
気的に絶縁されている。一方、半導体基板１１にはドレ
イン電極４１が低抵抗接触している。
【０００３】半導体基板１１がｎ+ 型の場合は通常MOSF
ETと呼ばれているユニポーラデバイスである。ソース電
極４２を例えば０Ｖとし、ドレイン電極４１に正の電位
を加え、ゲート電極３１に正の電位を印加すると、ＭＯ
Ｓゲート下のｐ層１３にｎ層の反転層が形成され、電子
（−）がソース電極４２，ｎ+ 層１５，ｐ層の反転層，
ｎ- 層１２，ｎ+ 層１１を通ってドレイン電極４１へ流
れる結果、ドレイン電極４１からソース電極４２へ電流
が流れ、半導体装置２はオン状態になる。ここでゲート
電極３１の電位を取り除くとＭＯＳゲート下に形成され
た反転層が消滅し、電子（−）の通路が遮断される結
果、装置はオフ状態へ移行する。
ETと呼ばれているユニポーラデバイスである。ソース電
極４２を例えば０Ｖとし、ドレイン電極４１に正の電位
を加え、ゲート電極３１に正の電位を印加すると、ＭＯ
Ｓゲート下のｐ層１３にｎ層の反転層が形成され、電子
（−）がソース電極４２，ｎ+ 層１５，ｐ層の反転層，
ｎ- 層１２，ｎ+ 層１１を通ってドレイン電極４１へ流
れる結果、ドレイン電極４１からソース電極４２へ電流
が流れ、半導体装置２はオン状態になる。ここでゲート
電極３１の電位を取り除くとＭＯＳゲート下に形成され
た反転層が消滅し、電子（−）の通路が遮断される結
果、装置はオフ状態へ移行する。
【０００４】一方半導体基板１１がｐ+ 型の半導体装置
１は伝導度変調型MOSFETなどと呼ばれているバイポーラ
デバイスである。各電極への電位の加え方はｎ+ 型の半
導体基板１１の場合と同じで、ゲート電極３１に正の電
位を加えると、ｎ- 層１２ヘ電子（−）が流れ込む。次
にこの電子がｐ+ 層１１から多量のホール（＋）の注入
を促し、ｎ- 層１２に多量の過剰キャリアが存在するよ
うになる。この結果、高抵抗のｎ- 層１２は低抵抗の導
電性を示すようになる。これが伝導度変調型といわれる
所以である。電子がベース電流となり、ｐ+ 層１１・ｎ
- 層１２・ｐ層１３のｐｎｐトランジスタを動作させた
状態である。ｎ- 層１２に注入したホールはｎ+ 層１５
下のｐ層１３を通ってソース電極４２へ流れ込む。オフ
状態へ移行させるには、前記のMOSFETと同じくゲート電
極３１の電位を取り除けば良い。電子の流れが遮断さ
れ、ｐｎｐトランジスタのベース電流が供給されなくな
る結果、ホールの注入もなくなり、電流は流れなくな
る。
１は伝導度変調型MOSFETなどと呼ばれているバイポーラ
デバイスである。各電極への電位の加え方はｎ+ 型の半
導体基板１１の場合と同じで、ゲート電極３１に正の電
位を加えると、ｎ- 層１２ヘ電子（−）が流れ込む。次
にこの電子がｐ+ 層１１から多量のホール（＋）の注入
を促し、ｎ- 層１２に多量の過剰キャリアが存在するよ
うになる。この結果、高抵抗のｎ- 層１２は低抵抗の導
電性を示すようになる。これが伝導度変調型といわれる
所以である。電子がベース電流となり、ｐ+ 層１１・ｎ
- 層１２・ｐ層１３のｐｎｐトランジスタを動作させた
状態である。ｎ- 層１２に注入したホールはｎ+ 層１５
下のｐ層１３を通ってソース電極４２へ流れ込む。オフ
状態へ移行させるには、前記のMOSFETと同じくゲート電
極３１の電位を取り除けば良い。電子の流れが遮断さ
れ、ｐｎｐトランジスタのベース電流が供給されなくな
る結果、ホールの注入もなくなり、電流は流れなくな
る。
【０００５】上記の構造に関連するものとして、特開昭
60−202967号公報又は、ソリッド・ステート・エレクト
ロニクス第２８巻Ｎo.３第２８９〜２９７頁（１９８５
年）「テンペラチャ・ビヘイビア・オブ・インシュレー
テッド・ゲート・トランジスタ・キャラクタリステック
ス」（Solid State Electronics ２８，Ｎo.３，pp２８
９〜２９７，１９８５,“Temperature Behavior of Ins
ulated Gate Transistor Characteristics”）等があ
る。
60−202967号公報又は、ソリッド・ステート・エレクト
ロニクス第２８巻Ｎo.３第２８９〜２９７頁（１９８５
年）「テンペラチャ・ビヘイビア・オブ・インシュレー
テッド・ゲート・トランジスタ・キャラクタリステック
ス」（Solid State Electronics ２８，Ｎo.３，pp２８
９〜２９７，１９８５,“Temperature Behavior of Ins
ulated Gate Transistor Characteristics”）等があ
る。
【０００６】
【発明が解決しようとする課題】以上から半導体装置２
を大電流化するには、ｎ+ 基板，ｐ+ 基板を用いたいず
れの場合も電子電流を増やすことが不可欠なことが判
る。そのためには、単位面積あたりに占めるゲート領域
Ｂの割合を大きくし、Ａの領域を最小にすることが望ま
しい。しかし、従来の半導体装置２では、例えばホトリ
ソグラフィーの合わせ精度が３μｍの場合、ゲート電極
３１とソース電極４２を絶縁するための絶縁膜２２のＡ
１の寸法，ソース電極４２とｎ+ 層１５を確実に接触さ
せるのに必要なＡ２の寸法，ｎ+ 層１５を分離しｐ層１
３とソース電極４２を接触させるのに必要なＡ３の寸法
は、少なくとも３μｍである。通常はより確実にするた
めにさらに余裕をとる必要が有り、その結果、Ａの幅が
２０〜３０μｍにも達し、Ａの領域が全面の約５０％も
占め、ゲート領域Ｂの割合を大きくできず、半導体装置
２の大電流化を阻んでいた。
を大電流化するには、ｎ+ 基板，ｐ+ 基板を用いたいず
れの場合も電子電流を増やすことが不可欠なことが判
る。そのためには、単位面積あたりに占めるゲート領域
Ｂの割合を大きくし、Ａの領域を最小にすることが望ま
しい。しかし、従来の半導体装置２では、例えばホトリ
ソグラフィーの合わせ精度が３μｍの場合、ゲート電極
３１とソース電極４２を絶縁するための絶縁膜２２のＡ
１の寸法，ソース電極４２とｎ+ 層１５を確実に接触さ
せるのに必要なＡ２の寸法，ｎ+ 層１５を分離しｐ層１
３とソース電極４２を接触させるのに必要なＡ３の寸法
は、少なくとも３μｍである。通常はより確実にするた
めにさらに余裕をとる必要が有り、その結果、Ａの幅が
２０〜３０μｍにも達し、Ａの領域が全面の約５０％も
占め、ゲート領域Ｂの割合を大きくできず、半導体装置
２の大電流化を阻んでいた。
【０００７】また、ｐ+ 基板を用いた伝導度変調型MOSF
ETの場合、ｎ+ 層１５の幅（Ａ１＋Ａ２）が大きいと、
注入したホール（＋）がｎ+ 層１５の下のｐ層１３の横
方向抵抗Ｒによりｐ層１３に電圧降下を生じさせ、ｎ+
層１５，ｐ層１３を順バイアスする結果、ｎ+ 層１５・
ｐ層１３・ｎ- 層１２のｎｐｎトランジスタが動作し始
め、ｎ+ 層１５から電子が注入するようになる。その結
果、先のｐｎｐトランジスタと合わせ、ｐｎｐｎサイリ
スタとして動作し、ラッチアップしてしまう。一旦ラッ
チアップするとゲート電極３１の電位を取り除いても半
導体装置２をオフすることができなくなり、ゲートで半
導体装置２を制御できなくなるという問題があった。
ETの場合、ｎ+ 層１５の幅（Ａ１＋Ａ２）が大きいと、
注入したホール（＋）がｎ+ 層１５の下のｐ層１３の横
方向抵抗Ｒによりｐ層１３に電圧降下を生じさせ、ｎ+
層１５，ｐ層１３を順バイアスする結果、ｎ+ 層１５・
ｐ層１３・ｎ- 層１２のｎｐｎトランジスタが動作し始
め、ｎ+ 層１５から電子が注入するようになる。その結
果、先のｐｎｐトランジスタと合わせ、ｐｎｐｎサイリ
スタとして動作し、ラッチアップしてしまう。一旦ラッ
チアップするとゲート電極３１の電位を取り除いても半
導体装置２をオフすることができなくなり、ゲートで半
導体装置２を制御できなくなるという問題があった。
【０００８】本発明の目的は、大電流を取り出すことが
できる半導体装置及びその製造方法、さらに伝導度変調
型MOSFETではラッチアップしにくい半導体装置及びその
製造方法を提供することにある。
できる半導体装置及びその製造方法、さらに伝導度変調
型MOSFETではラッチアップしにくい半導体装置及びその
製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的は、一方主表面
（ソース電極側）における、第１の半導体領域(ｐ層)の
露出端部の位置と、第２の半導体領域（ｎ+ 層）のＭＯ
Ｓゲートで被われていない個所及びＭＯＳゲートの下の
個所それぞれの露出端部の位置と、第１の主電極（ソー
ス電極）と第２の半導体領域との接触個所の位置が、Ｍ
ＯＳゲートの側壁の位置と位置合わせされていることに
より、達成される。
（ソース電極側）における、第１の半導体領域(ｐ層)の
露出端部の位置と、第２の半導体領域（ｎ+ 層）のＭＯ
Ｓゲートで被われていない個所及びＭＯＳゲートの下の
個所それぞれの露出端部の位置と、第１の主電極（ソー
ス電極）と第２の半導体領域との接触個所の位置が、Ｍ
ＯＳゲートの側壁の位置と位置合わせされていることに
より、達成される。
【００１０】
【作用】本発明では、薄い側壁の多結晶半導体によって
ｎ+ 層を自己整合で形成する。それによってｎ+ 層の幅
が小さくなり、また多結晶半導体を用いてｎ+ 層とｐ層
をソース電極で短絡することができるので、従来構造に
比較してゲート領域の占める割合を増すことができる結
果、半導体装置を約１.５ 倍以上大電流化できる。一
方、伝導度変調型MOSFETでは従来の５倍以上の電流を流
してもラッチアップしなくなる。
ｎ+ 層を自己整合で形成する。それによってｎ+ 層の幅
が小さくなり、また多結晶半導体を用いてｎ+ 層とｐ層
をソース電極で短絡することができるので、従来構造に
比較してゲート領域の占める割合を増すことができる結
果、半導体装置を約１.５ 倍以上大電流化できる。一
方、伝導度変調型MOSFETでは従来の５倍以上の電流を流
してもラッチアップしなくなる。
【００１１】
【実施例】以下、本発明の一実施例を図１により説明す
る。
る。
【００１２】本発明の半導体装置１には従来と同じく半
導体基板１１の上にｎ- 層１２，ｐ層１３が形成されて
いる。但し、ゲート電極３１の側壁にはゲート酸化膜２
１と絶縁物２２を結ぶ絶縁膜が存在し、その絶縁膜上に
例えばｎ+ 型の多結晶半導体３２が形成され、ｐ層１３
内に多結晶半導体３２を囲むように半円状のｎ+ 層１４
が自己整合で形成される。ソース電極４２は、ｎ+ 層１
４及びｐ層１３と低抵抗接触すると共に多結晶半導体３
２及びＭＯＳゲート上に延びている。
導体基板１１の上にｎ- 層１２，ｐ層１３が形成されて
いる。但し、ゲート電極３１の側壁にはゲート酸化膜２
１と絶縁物２２を結ぶ絶縁膜が存在し、その絶縁膜上に
例えばｎ+ 型の多結晶半導体３２が形成され、ｐ層１３
内に多結晶半導体３２を囲むように半円状のｎ+ 層１４
が自己整合で形成される。ソース電極４２は、ｎ+ 層１
４及びｐ層１３と低抵抗接触すると共に多結晶半導体３
２及びＭＯＳゲート上に延びている。
【００１３】次にこのような半導体装置３の製造方法に
ついて図３により説明する。
ついて図３により説明する。
【００１４】まず図３（ａ）に示すように、ｎ- 層上に
ゲート酸化膜２１，ゲート電極３１，絶縁物２２を順次
堆積し、所望の領域を残し取り除きＭＯＳを形成する。
その後、ＭＯＳゲートをマスクとして、取り除かれた部
分にｐ型不純物例えばＢ（ボロン）をイオン注入する。
ゲート酸化膜２１，ゲート電極３１，絶縁物２２を順次
堆積し、所望の領域を残し取り除きＭＯＳを形成する。
その後、ＭＯＳゲートをマスクとして、取り除かれた部
分にｐ型不純物例えばＢ（ボロン）をイオン注入する。
【００１５】イオン注入後、図３（ｂ）に示すように、
イオン注入したＢを活性化，拡散してｐ層１３を形成す
る。この時、ＭＯＳゲートの側壁に厚さ数千Åの絶縁物
が形成される。また、同時にｐ層１３上に形成された絶
縁物は、ドライエッチングすることにより取り除く（図
３(ｃ)）。
イオン注入したＢを活性化，拡散してｐ層１３を形成す
る。この時、ＭＯＳゲートの側壁に厚さ数千Åの絶縁物
が形成される。また、同時にｐ層１３上に形成された絶
縁物は、ドライエッチングすることにより取り除く（図
３(ｃ)）。
【００１６】次に図３（ｄ）に示すように、ｎ+ 型の多
結晶半導体３３を数千Å堆積する。その後図３（ｅ）に
示すごとく、ドライエッチングすることにより、ゲート
電極３１の側壁に絶縁物を介して多結晶半導体３２が残
る。そして、熱処理することにより、ｎ+ 型の多結晶半
導体３２中の不純物がｐ層１３に拡散し、自己整合でｎ
+ 層１４が形成される。最後に図３（ｆ）に示すように
上方よりソース電極４２を堆積することにより、ｎ+ 型
多結晶半導体３２，ｎ+ 層１４，ｐ層が短絡される。
結晶半導体３３を数千Å堆積する。その後図３（ｅ）に
示すごとく、ドライエッチングすることにより、ゲート
電極３１の側壁に絶縁物を介して多結晶半導体３２が残
る。そして、熱処理することにより、ｎ+ 型の多結晶半
導体３２中の不純物がｐ層１３に拡散し、自己整合でｎ
+ 層１４が形成される。最後に図３（ｆ）に示すように
上方よりソース電極４２を堆積することにより、ｎ+ 型
多結晶半導体３２，ｎ+ 層１４，ｐ層が短絡される。
【００１７】以上の製造方法から判るように、本発明の
半導体装置はＭＯＳゲートを形成した後は、自己整合で
ｐ層１３，ｎ+ 層１４及びソース電極４２の接触孔もす
べて形成されるため、従来のようなホトリソグラフィー
工程の合わせ精度を気にする必要がない。その結果、図
１のＡの領域は図２のそれに比べ格段に狭くすることが
できることがわかった。本発明者等が検討した結果、Ａ
領域の幅を従来の２０〜３０μｍから約３μｍ以下にす
ることができ、電流密度を約１.５ 倍以上増やすことが
できた。さらに伝導度変調型MOSFETに適用した結果、ｎ
+ 層１４下のｐ層１３の横方向抵抗も従来の１／５以下
にでき、従来の５倍以上の電流を流してもラッチアップ
しないことが判った。
半導体装置はＭＯＳゲートを形成した後は、自己整合で
ｐ層１３，ｎ+ 層１４及びソース電極４２の接触孔もす
べて形成されるため、従来のようなホトリソグラフィー
工程の合わせ精度を気にする必要がない。その結果、図
１のＡの領域は図２のそれに比べ格段に狭くすることが
できることがわかった。本発明者等が検討した結果、Ａ
領域の幅を従来の２０〜３０μｍから約３μｍ以下にす
ることができ、電流密度を約１.５ 倍以上増やすことが
できた。さらに伝導度変調型MOSFETに適用した結果、ｎ
+ 層１４下のｐ層１３の横方向抵抗も従来の１／５以下
にでき、従来の５倍以上の電流を流してもラッチアップ
しないことが判った。
【００１８】図４は本発明の応用例である。図１と異な
る点は高エネルギーのｐ型不純物のイオン注入により、
ｐ+ 層１６を形成したことである。このｐ+ 層１６のイ
オン注入は、図３（ｃ）の後、または（ｅ）のｎ+ 層１
４を拡散する前が望ましい。このように本発明の半導体
装置３では自己整合でｐ+ 層１６を形成することも可能
であり、絶縁物２２により高エネルギーのイオンがゲー
ト酸化膜２１に到達しないようにできるのでゲート酸化
膜２１を破壊することもない。このｐ+ 層を形成するこ
とによって、ｐ層１３の横方向抵抗を格段に下げること
ができる結果、本発明を適用した伝導度変調型MOSFETで
は殆どはラッチアップしなくなった。また、ユニポーラ
デバイスのMOSFETではオン状態からオフ状態に移行する
ときに生じるｎ+ 層１４・ｐ層１３・ｎ- 層１２の寄生
ｎｐｎトランジスタの動作を押さえることができるた
め、安全動作領域を大きくできることも判った。
る点は高エネルギーのｐ型不純物のイオン注入により、
ｐ+ 層１６を形成したことである。このｐ+ 層１６のイ
オン注入は、図３（ｃ）の後、または（ｅ）のｎ+ 層１
４を拡散する前が望ましい。このように本発明の半導体
装置３では自己整合でｐ+ 層１６を形成することも可能
であり、絶縁物２２により高エネルギーのイオンがゲー
ト酸化膜２１に到達しないようにできるのでゲート酸化
膜２１を破壊することもない。このｐ+ 層を形成するこ
とによって、ｐ層１３の横方向抵抗を格段に下げること
ができる結果、本発明を適用した伝導度変調型MOSFETで
は殆どはラッチアップしなくなった。また、ユニポーラ
デバイスのMOSFETではオン状態からオフ状態に移行する
ときに生じるｎ+ 層１４・ｐ層１３・ｎ- 層１２の寄生
ｎｐｎトランジスタの動作を押さえることができるた
め、安全動作領域を大きくできることも判った。
【００１９】図５は本発明の他の応用例を示す。この例
では、ドレイン電極４１とゲート電極３１，ソース電極
４２が半導体基板１１の上主表面にラテラル状に配置さ
れている。
では、ドレイン電極４１とゲート電極３１，ソース電極
４２が半導体基板１１の上主表面にラテラル状に配置さ
れている。
【００２０】
【発明の効果】本発明によれば、ゲート領域の面積の占
める割合を増やすことができるので、半導体装置を大電
流化できる効果がある。また、伝導度変調型MOSFETでは
大電流を流してもラッチアップしない効果がある。
める割合を増やすことができるので、半導体装置を大電
流化できる効果がある。また、伝導度変調型MOSFETでは
大電流を流してもラッチアップしない効果がある。
【図１】本発明の一実施例を示す縦断面図。
【図２】従来例を示す縦断面図。
【図３】図１に示す一実施例の製造方法を示す部分縦断
面図。
面図。
【図４】本発明の応用例を示す縦断面図。
【図５】本発明の応用例を示す縦断面図。
１〜４…半導体装置、１１…半導体基板、１２…ｎ-
層、１３…ｐ層、１４，１５…ｎ+ 層、３１…ゲート電
極、３２…多結晶半導体、４１…ドレイン電極、４２…
ソース電極。
層、１３…ｐ層、１４，１５…ｎ+ 層、３１…ゲート電
極、３２…多結晶半導体、４１…ドレイン電極、４２…
ソース電極。
Claims (4)
- 【請求項１】一対の主表面を持つ一方導電型の半導体基
板の一方主表面上に設けられ、ゲート酸化膜，ゲート電
極及び絶縁膜の積層体を有するＭＯＳゲートと、 ＭＯＳゲートの側壁間の個所であって、上記一方主表面
のＭＯＳゲートで被われていない個所に設けられ、ＭＯ
Ｓゲートの下まで延びる他方導電型の第１の半導体領域
と、 上記第１の半導体領域に隣接するＭＯＳゲートの側壁に
絶縁物を介して設けられる導電性の部材と、 上記第１の半導体領域内に設けられ、一方主表面におい
て上記部材と接触し、ＭＯＳゲートの下まで延びる一方
導電型の第２の半導体領域と、 を有し、 上記部材間において第１及び第２の半導体領域と接触
し、部材及びＭＯＳゲート上に延びる第１の主電極と、 半導体基板の他方の主表面に接触する第２の主電極と、を備え、 一方主表面における、上記第１の半導体領域の露出端部
の位置と、上記第２の半導体領域のＭＯＳゲートで被わ
れていない個所及びＭＯＳゲートの下の個所それぞれの
露出端部の位置と、上記第１の主電極と第２の半導体領
域との接触個所の位置が、上記ＭＯＳゲートの側壁の位
置と位置合わせされている ことを特徴とする半導体装
置。 - 【請求項２】請求項１において、上記接触個所を挟むＭ
ＯＳゲートの側壁間の幅が、該MOSゲートの幅よりも小
さいことを特徴とする半導体装置。 - 【請求項３】請求項１において、上記部材が多結晶半導
体であることを特徴とする半導体装置。 - 【請求項４】一対の主表面を持つ一方導電型の半導体基
板の一方主表面上に設けられ、ゲート酸化膜，ゲート電
極及び絶縁膜の積層体を有するＭＯＳゲートを所定間隔
で形成する第１の工程と、 ＭＯＳゲートをマスクにして、ＭＯＳゲートの側壁間の
個所であって、上記一方主表面のＭＯＳゲートで被われ
ていない個所に、ＭＯＳゲートの下まで延びる他方導電
型の第１の半導体領域を形成する第２の工程と、 ＭＯＳゲートの側壁に絶縁物を介して、一方導電型の不
純物を含む導電性の部材を形成する第３の工程と、 上記部材からそれに含まれた不純物を第１の半導体領域
内に拡散して、一方導電型の第２の半導体領域を形成す
る第４の工程と、 上記部材間において第１及び第２の半導体領域と接触
し、部材及びＭＯＳゲート上に延びる第１の主電極、及
び半導体基板の他方の主表面に接触する第２の主電極を
形成する第５の工程と、 を備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6201714A JP2616705B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6201714A JP2616705B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082911A Division JPH0766966B2 (ja) | 1987-04-06 | 1987-04-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07302801A JPH07302801A (ja) | 1995-11-14 |
| JP2616705B2 true JP2616705B2 (ja) | 1997-06-04 |
Family
ID=16445717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6201714A Expired - Lifetime JP2616705B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616705B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106328533A (zh) * | 2015-06-30 | 2017-01-11 | 北大方正集团有限公司 | 功率器件的制备方法及功率器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923544A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6263472A (ja) * | 1985-09-13 | 1987-03-20 | Sharp Corp | パワ−ｍｏｓ−ｆｅｔ |
-
1994
- 1994-08-26 JP JP6201714A patent/JP2616705B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07302801A (ja) | 1995-11-14 |
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