JPS6245177A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、ＭＩＳＦＥＴを備えた半導体集積回路装置に適用し
て有効な技術に関するものである。

［背景技術］ ＭＩＳＦＥＴ（７）ＬきイＩＩＩ′ｒ？！！圧等の電気
的特性がホットエレクトロンによって変動するのを防止
するために、ゲート電（雛の両側部に不純物導入用マス
ク（サイドウオールともいう）を形成する技術について
は、エレクトロ二ノクス（ＥｌｅｃＬ＋０　［１ｉ　ｃ
　ｓ　、Ｊ　ａｔ＋　ｕ　ａ　ｒ　ｙ　１　、’２　、
１９８４　）に「チップサイズを１／３に縮小するシー
モスプロセス（ＣＭＯ３ｐｒｏｃｅｓｓ　　ｒｅｄｕｃ
ｅｓ　　ｃｈｉｐ　　５ｉｚｅ　　ａｓ　　ｍｕｅｂ　
　ａｓａ　　ｔｈｉｒｄ）Ｊ　と題してシ己載されてい
る、しかしながら、本発明者は、　ｉ’ｉ？ｒ記文献に
記載されている不純物導入用マスクの形成方法では不純
物導入用マスクのゲート長方向における膜厚が。

ゲート電極の膜厚、ゲート電極の形状、不純物導入用マ
スクを形成するためにゲート電極を覆って形成される絶
縁膜の膜厚、あるいはその絶縁膜をエツチングする際の
エツチング条件等によって大さく左右されるので、前記
不純物導入用マスクを所定の膜厚に形成することが極め
て困難であるという問題点を見出した。このことから、
本発明者は、また、ＭＩＳＦＥＴのチャネル長も所定の
チャネル長に設定することが困難となるので、相互コン
ダクタンス等の電気的特性が大きく変化するという問題
点を見出した。

［発明の目的］ 本発明の目的ば、Ｍ　Ｔ　Ｓ　ＦＥＴの電気的特性のイ
ｄ頼性を向」―することが可能な技術を提供することに
ある。

本発明の他の目的は、半導体集積回路装置の集積度を向
上することが可能な技術を提供することにある。

本発明の他の［１的は、不純物６入用マスクの膜厚の制
御性を向上することが可能な技術を提供することにある
。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要コ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば５下記のとおりである。

すなわち、Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極の少なくと
も側面部に、ＭＩＳＦＥＴの一対の半導体ＩＩ域間の距
離をゲート電極のチャネル方向における長さより長くで
きるような膜厚を有する不純物導入用マスクを、前記ゲ
ート電極を酸化させて設けることにより、ＭＩＳＦＥＴ
の電気的特性を向上するものである。

以下１本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その（り返しの説明は
省略する。

［実施例Ｉ］ 第１図乃至第２図は、本発明の実施例ＩのＭＩＳＦＥＴ
ｆ！：備えた半導体集積回路装置の構成を説明するため
の図であり、第１図は、そのＭＩＳＦＥＴの平面図、第
２図は、第１図の■−■切断線における断面図である。

第１図および第２図において、ｌはＰ−型単結晶シリコ
ンからなる半導体基板、２はフィールド絶縁膜、３はｐ
＋型チャネルストッパ領域である。

４はＩＩ型不純物を含有する多結晶シリコン層からなる
導電層であり、その一部はゲート電極として用いられ、
ゲート絶縁膜５、半導体領域６とともにＭ　Ｉ　Ｓ　Ｆ
ＥＴを構成し、また導電Ｍ４の半導体基板１の上部を延
在する部分は信号配線として用いである。前記半導体領
域６は、ｎ−型半導体領域６Ａとｎ＋型半導体領域６Ｂ
とで構成したものであるが、特に、半導体領域６Ｂ間の
距離がＭＩＳＦＥＴの相互コンダクタンスを決定する重
要なパラメータの１つである。ところが、半導体領域６
Ｂ間の距離は、後述する不純物導入用マスク７の膜厚の
影響を大きく受けるので、不純物導入用マスク７のＩｌ
ｕ　Ｊ’Ｘの誤差を極力小さくすることが必要である。

７は酸化シリコン膜であり、導電層４の側面ｔイよび上
面を酸化して形成したものである。この酸化シリコン暎
４のゲート電極の表面部に設けた部分は、半導体領域６
Ｂを形成する際のイオン打ち込み工程の不純物導入用マ
スク７として用いており、信号配線の表面部に設けた部
分は、絶縁被覆として用いでいる。

酸化シリコン膜７を形成する工程において、酸化シリコ
ン膜７の膜ノブは導電層４の不純物濃度と酸化時間によ
って決まる。ところが、導電層４の不純濃度はシート抵
抗を測定することによって容易に知ることができるので
、したがって、酸化シリコン膜７の膜厚は導電層４の酸
化時間を制御することによって一元的に決められる。

本実施例の酸化シリコン膜７は、第２図に示すように、
一対の半導体領域６Ｂ間の距離を導電層４（ケー１へ電
極）のチャネル方向における長さよＩｌ長くできるよう
な膜厚を有している。

一方、前記のように、導電層４の信号配線として用いて
いる部分の表面にも酸化シリコン瞑７が設けてあり、こ
の酸化シリコン膜７によって導電層４と導電層８を細枝
することができるので、絶縁膜９（第１図には図示して
いない。）は・必ずしも設ける必要はない。しかし１本
実施例では、導電層８と導電層４または゛１６導体基板
ｌの間の寄生容量を低減させるために絶縁！１々９を設
けある。

本実施例により、次の効果を得ることかできる。

（１）不純物導入用マスクとして膜厚が導電層４の酸化
時間で決まる酸化シリコン膜７をゲート電極の表面部に
設けたことにより、半導体領Ｆｔｉ、６Ｂ間の距離が精
度良く決るので、Ｍ　ｆ　Ｓ　ＦＥＴの電気的特性を向
上することができる。

（２）前記（１）により、不純物導入用マスク７を具備
する複数のＭ　Ｉ　Ｓ　ＦＥ　Ｔの電気的特性の均一性
を向上することができる。

（３）導電層４のフィールド絶縁膜２上を延在する部分
の表面部に、前記導電層４を酸化して形成した酸化シリ
コン膜７を設けたことにより、前記導電層４とこの上部
を延在する導電層８の間に設けられるべき絶縁膜９を不
要にすることができろ。

少なくともその絶縁膜９の膜厚を低減させることができ
る。

（４）前記（３）により、半導体領域６Ｂの上部の絶Ｒ
膜９を除して形成さ九る接続孔１５の深さが低減される
ので、導電層８と半導体領域６Ｂの電気的接続の信頼性
を向上することができる。

次に、第２図を用いて、前記酸化シリコン膜７と半導体
領域６（６Ａ、６Ｂ）の製造方法を簡ｍに説明する。

ゲート絶縁膜５、導電層４を周知の技術によって形成し
た後に、半導体領域６Ａを形成するための不純物をイオ
ン打ち込みによって、半導体基板１に導入する。次に、
酸化シリコン膜７を形成する。

酸化シリコン膜７の膜厚は、半導体領ｔ４６Ａの接合の
深さと不純物濃度、ＭＩＳＦＥＴの相互コンダクタンス
、あるいは半導体領域６Ｂを形成するための不純物の拡
散係数等を考慮した−１−で決定しなければならなか１
例えば半導体領域６Ｂを形成するための不純物にひ素（
ΔＳ）を用い、接合の深さを０．３［μｍｌ程度とする
場合には、酸化シリコン膜７は０．３［μ汀、１Ｎ度に
する。

０．３［μｍｌ程度の酸化シリコン膜７を形成すると、
導電層４が０．１４　［μｍ　１程度くわれるので、導
電層４は形成した当初より細・（なる。

そこで、酸化シリコン膜７を形成した後に、導電層４の
線幅あるいは断面積を所定の値にする必要があるときに
は、導電層４を形成する際に子じめ厚く形成し、また線
幅も幅広く形成しておけばよい。一方、導電層４の微細
化を向」ニするためには、例えば導電層４を最小加工寸
法で形成し、この後、酸化シリコン膜７を形成すればよ
い。次に、二半導体領域６Ｂを形成するための不純物を
イオン打ち込みによって半導体基板１に導入し、この後
、児に導入した半導体領域６Ａを形成するための不純物
と、半導体領域６Ｂを形成するための不純物とヲ半導体
括板１をアニールすることによって拡散する。

背影技術に記載した文献中に記載されている不純物導入
用マスク（サイドウオール）の形成方法では、導電層４
の幅が最小加工寸法であっても、その導電層４の幅に不
純物導入用マスクの膜厚が付加されるので、ＭＩＳＦＥ
ＴがＹ導体基板１に占める面積は大きくなる。例えば、
グー１−電極４の幅を１．２［μ口１］、サイドウオー
ルの膜厚を０．３［μＩＩ＋　１とすると、このサイト
ウ寸−ルも含くめたグー１−″ｆｔ１極４のチャネル方
向の長さは、１．８［Ｉｚ川用にもなる。

ところが、導電層４を酸化して形成した酸化シリコン膜
７からなる不純物導入用マスクでは、導を層４の表面部
の酸化される部分の体積膨張分のみが前記導電層４の最
小加工寸法に付加されるだけである。具体的には、線幅
が１．２［μｍ　］の導電層４を酸化して０．３［μｍ
］の酸化シリコン膜７を形成すると、酸化シリコン膜７
も含くめた導電層４の線幅は１．５［μｎ＋　１程度で
ある。

また、導電層４の酸化のみで不純物溝入用マスク７を形
成することができるので、エツチング工程（エッチバッ
ク）が不要となり、製造工程を短縮することができる。

すなわち、本実施例の不純物導入用マスク７の製造方法
によれば、次の効果を得ることができる。

（１）不純物導入用マスク７を、導電層４を酸化して形
成した酸化シリコン膜７とすることにより、導電層４の
表面部の酸化される部分の体積膨張分のみが前記導電層
４の加工才力に付加されるだけであるので、ＭＩＳＦＥ
Ｔが半導体基板ｌの表面部に占める面積を低減すること
ができる。

（２）前記（１）により、半導体集積回路装置の集積度
を向上することができる。

（３）前記（１）により、半導体領域６Ｂ間の距離を縮
小することができるので、ＭＩＳＦＥＴの相互コンダク
タンスを増大することができる。

（４）ゲート電極（導電層４）の上面にも酸化シリコン
膜７を形成することにより、半導体領域６Ｂを形成する
ためのイオン打ち込み工程の際に不純物イオンがゲート
’ｆｓ、ｔ＠４を貫通するのを防止することができる。

（５）不純物導入用マスク７を導電層４の酸化のみによ
って形成することにより、エツチング工程が不要となる
ので、製造工程を短縮することができる。

しかしながら１本発明者は、前記半導体集積回路装置の
製造方法を検討した結果、酸化シリコン膜７を形成する
際に半導体領域６Ｂとなるべき半導体基板１の表面が酸
化されて、ゲート？１！極４の下部以外のゲート絶縁膜
５の膜厚が増加するので、イオン打ち込みエネルギーを
増大させなけ九ばならない、という問題点を見出した。

［実施例■］ 実施例■は、導電層４を形成した後に、半導体基板１の
表面部に窒素イオンを導入することにより、酸化シリコ
ン膜７を形成する際に゛Ｉ色導体基板１の表面が酸化さ
れるのを抑制したものである。

第３図および第４図は、実施例Ｉ＋の半導体集積回路装
置の製造方法を説明するための図であり、Ｍ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔの製造工程における断面図である。

なお、本実施例の半導体集積回路装置の製造方法の説明
は、実施例１を説明するために用いた第２図を併用する
。

まず、第３図に示すように、半導体基板ｌの上面部に、
フィールド絶縁膜２とチャネルストッパ領域３とを周知
の技術によって形成する。

次に、ゲート絶縁膜５を半導体基板ｌの露出している表
面を酸化して形成する。次に、導電層４をＣＶＤ等によ
って得られる多結晶シリコン層を用いて形成する。この
導電層には、ｒｌ型不純物を熱拡散等によって導入する
。導電層４中の１１型不純物の濃度は、シート抵抗に換
算して３０［Ω／口］程度にする。次に、＋１〜型半導
体領域６Ａを形成するための不純物、例えばリンをイオ
ン打ち込みによって導入する。

次に、導電層４をイオン打ち込みのマスクとして、窒素
イオンを３０［ａＶ］程度のエネルギー。

Ｉ　Ｘ　１０　”　　［ａｊｏｍｓ／　ｃａｆｌ程度の
ドーズ祉で半導体基板１の表面部に導入する。

次に、実施例Ｉで説明したと同様に、導電Ｍ！４の表面
部を酸化して酸化シリコン膜７を形成する。

この酸化工程中に半導体基板１に加えられる熱によって
、先に導入した窒素イオンと半導体基板１のシリコンを
反応してシリコンナイトライド化するので、半導体基板
１の表面の酸化を抑制することができる。少くなくとも
、半導体基板１の酸化速度を低減することができる。

次に、半導体領域６Ｂを形成するための口型不純物、例
えばひ素（Ａ３）をイオン打ち込みによって半導体基板
ｌに導入し、この後、半導体基板１をアニールして半導
体領域６Ａと６Ｂを形成する。

次に、第２図に示す絶縁膜９．接続孔１０、導電層８を
順次形成して本実施例の半導体集積回路装置は、完成す
る。

本実施例の半導体集積回路装置の製造方法によれば、次
の効果を得ることができる。

（１）導電層４を酸化して酸化酸化シリコン膜７を形成
する以前に、半導体基板１の酸化を抑制、少なくとも酸
化速度を低減する不純物を半導体基板１の表面部に導入
したことによって、前記酸化シリコン膜７を形成する際
に半導体基板１の表面の酸化を抑制、少なくとも低減し
たので、半導体領域６Ｂを形成する際のイオン打ち込み
エネルギーを低減することができる。

［効果］ 本願によって開示された新規な技術によれば、次の効果
を得ることができる。

（１）、不純物導入用マスクとして膜厚が導電層（ゲー
ト電極）の酸化時間で決まる酸化シリコン膜を設けたこ
とにより、ＭＩＳＦＥＴを構成する半導体領域間の距離
が精度良く決るので、ＭＩＳＦＥＴの電気的特性を向上
することができる。

（２）、前記（１）により、複数のＭＩＳＦＥＴの電気
的特性の均一性を向上することができる。

（３）、ゲート電極と一体形成される第１導電層のフィ
ールド絶縁膜上を延在する部分の表面部に。

前記導電層を酸化して形成した酸化シリコン膜を設けた
ことにより、前記導電層とこの上部を延在する第２導電
層の間に設けられるべき層間絶縁膜を不要にすることが
できる。少なくともその層間絶縁膜の膜厚を低減させる
ことができる。

（４）、前記（３）により、半導体領域の上部の層間絶
縁膜を除去して形成される接続孔の深さが低減されるの
で、導電層と半導体領域の電気的接続の信頼性を向上す
ることができる。

（５）、不純物導入用マスクを、導電層（ゲート電極）
を酸化して形成した酸化シリコン膜とすることにより、
前記導電層の表面部の酸化される部分の体積膨張分のみ
が前記導電層の加工才力に付加されるだけであるのでｌ
ＭＩＳＦＥＴが半導体基板の表面部に占める面積を低減
することができる。

（６）、前記（５）により、半導体集積回路装置の集積
度を向上することができる。

（７）、前記（５）により、ＭＩＳＦＥＴの半導体領域
間の距離を縮小することができるので、ＭＩＳＦＥＴの
相互コンダクタンスを増大することができる。

（８）、ゲート電極の上面も酸化して酸化シリコン膜を
形成することにより、半導体領域を形成するためのイオ
ン打ち込み工程の際に不純物イオンがゲート電極を貫通
するのを防止することができる。

（９）、不純物導入用マスクを導電層の酸化のみによっ
て形成することにより、エツチング工程が不要となるの
で、製造工程を短縮することができる。

（１０）、ゲート電極を酸化して酸化シリコン膜を形成
する以前に、半導体基板の酸化を抑制、少なくとも酸化
速度を低減する不純物を半導体基板の表面部に導入した
ことによって、前記酸化シリコン膜を形成する際の半導
体基板の表面の酸化を抑制、少なくとも低減したので、
Ｍ　Ｉ　Ｓ　ＦＥＴの半導体領域を形成する際のイオン
打ち込みエネルギーを低減することができる。

以上、本発明者によってなされた発明を実施例にもとす
き具体的に説明したが１本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない６例えば、Ｍ　
Ｉ　Ｓ　ＦＥＴのゲート電極と一体に形成されフィール
ド絶縁膜上を延在して設けられる導電層は、前記と異る
ＭＩＳＦＥＴの半導体領域に接続することもできるが、
このような導電層を酸化することによって、その酸化工
程中に前記導電層が含有するＩｉ型不純物を半導体領域
中に拡散して、導ｆｌｆ、Ｍと半導体領域の接続抵抗を
低減することもできる。

【図面の簡単な説明】

第１図および第２図は、本発明の実施例■のＮｌｌ５Ｆ
ＥＴを備えた半導体集積回路装置の構成を説明するため
の図であり。 第１図は、そのＭＩＳＦＥＴの平面図。 第２図は、第１図のｎ−ｔｉ切断線における断面図であ
る。 第３図および第４図は１本発明の実施例■の半導体集積
回路装置の製造方法を説明するための図であり、Ｍ　Ｉ
　Ｓ　ＦＥＴの製造工程における断面図である。 １・半導体基板、２・・・フィ−ルド絶縁膜上ャネルス
トッパ領域、４．８・・・導電層、５・・ゲート絶縁膜
、６．６Ａ、６Ｂ・・・半導体領域、７・・・酸化シリ
コン膜、９・・・絶縁膜、１０・・接続孔。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に設けられたＭＩＳＦＥＴにおいて、そ
   のＭＩＳＦＥＴのゲート電極の少なくとも側面部に、Ｍ
   ＩＳＦＥＴの一対の半導体領域間の距離をゲート電極の
   チャネル方向における長さより長くできるような膜厚を
   有する不純物導入用マスクを、前記ゲート電極を酸化さ
   せて設けたことを特徴とする半導体集積回路装置。 ２、前記ゲート電極は、半導体基板の上部を延在し、そ
   のゲート電極の半導体基板の上部を延在する部分は信号
   配線として用いられる特許請求の範囲第１項に記載の半
   導体集積回路装置。 ３、半導体基板上にゲート絶縁膜を形成し、該ゲート絶
   縁膜の上部にゲート電極を形成する工程と前記ゲート電
   極を酸化させてＭＩＳＦＥＴのチャネル方向におけるゲ
   ート電極の長さよりソース、ドレイン間の距離を長くす
   るような膜厚を有する不純物導入用マスクを形成する工
   程とで構成した特許請求の範囲第１項に記載の半導体集
   積回路装置の製造方法。 ４、前記ゲート電極の少なくとも側面部に設けた絶縁膜
   の下部の半導体基板の表面部には、前記ＭＩＳＦＥＴの
   一対の半導体領域より不純物濃度の低い半導体領域が設
   けてある特許請求の範囲第１項に記載の半導体集積回路
   装置。 ５、半導体基板の上面を酸化して第１絶縁膜を形成した
   後に、該第１絶縁膜上にゲート電極を形成する工程と、
   半導体基板の酸化速度を低下させるような不純物をＭＩ
   ＳＦＥＴのゲート電極の両側部の半導体基板の表面部に
   導入する工程と、ＭＩＳＦＥＴのゲート電極の酸化時間
   を制御してＭＩＳＦＥＴのチャネル方向におけるゲート
   電極の長さよりＭＩＳＦＥＴの一対の半導体領域間の距
   離を長くできるような膜厚を有する不純物導入用マスク
   を形成する工程と、前記半導体基板のゲート電極の両側
   部の表面部に不純物を導入して前記ＭＩＳＦＥＴの一対
   の半導体領域を形成する工程とを備えたことを特徴とす
   る半導体集積回路装置の製造方法。 ６、前記半導体基板の酸化速度を低下させるような不純
   物を導入する工程は、前記ゲート電極を酸化する際に半
   導体基板の表面に厚い酸化膜が形成されるのを防止して
   、ＭＩＳＦＥＴの半導体領域を形成するための不純物の
   半導体基板への導入を容易にするために行なう特許請求
   の範囲第５項に記載の半導体集積回路装置の製造方法。 ７、前記半導体基板の酸化速度を低下させるような不純
   物を導入する工程は、窒素イオンをイオン打ち込みによ
   って半導体基板に導入する特許請求の範囲第５項に記載
   の半導体集積回路装置の製造方法。 ８、前記ゲート電極を形成する工程は、ゲート電極を形
   成する工程と同時に半導体基板の上部に信号配線を形成
   し、また、前記ゲート電極の酸化時間を制御して不純物
   導入用マスクを形成する工程は、ゲート電極を酸化する
   とともに前記半導体基板の上部に形成した信号配線を酸
   化して絶縁膜を形成する特許請求の範囲第５項に記載の
   半導体集積回路装置の製造方法。