JPH01278777A - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
- Publication number
- JPH01278777A JPH01278777A JP10758688A JP10758688A JPH01278777A JP H01278777 A JPH01278777 A JP H01278777A JP 10758688 A JP10758688 A JP 10758688A JP 10758688 A JP10758688 A JP 10758688A JP H01278777 A JPH01278777 A JP H01278777A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- mask
- transfer mask
- thin film
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000010409 thin film Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 4
- 238000000206 photolithography Methods 0.000 claims abstract description 4
- 239000010408 film Substances 0.000 claims description 33
- 238000005468 ion implantation Methods 0.000 claims description 8
- 230000005465 channeling Effects 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 abstract description 17
- 239000000969 carrier Substances 0.000 abstract description 10
- 230000006866 deterioration Effects 0.000 abstract description 7
- 150000002500 ions Chemical class 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 239000007943 implant Substances 0.000 abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 239000000758 substrate Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特性劣化が少なく高速化と高集積化の可能
なＭＯＳ Ｆ ＥＴの製造方法に関する。
なＭＯＳ Ｆ ＥＴの製造方法に関する。
一般に、高速化と高集積化を目的として、小さなゲート
長を持たせた構成のＭＯＳＦＥＴにおいては、ドレイン
近傍の高電界で加速されたキャリア（ホットキャリア）
がゲート酸化膜に注入され、素子の特性を劣化させると
いう問題点があった。
長を持たせた構成のＭＯＳＦＥＴにおいては、ドレイン
近傍の高電界で加速されたキャリア（ホットキャリア）
がゲート酸化膜に注入され、素子の特性を劣化させると
いう問題点があった。
この対策として、従来、ＬＤＤ構造と呼ばれるソース・
ドレイン構造が知られている。このＬＤＤ構造は、次の
ようにして形成されている。すなわち第２図＾に示すよ
うに、まずＰ型半導体基板１０１にゲート酸化膜１０２
とゲートを極となるＮ゛ポリシリコン膜１０３を順次形
成する０次いで通常のホトリソグラフィ工程と異方性エ
ツチングによってＮ３ポリシリコンＩＩ！１０３を加工
してゲート電極１０４を形成する。次に第２図旧）に示
すように、このゲート電極１０４をマスクとして、リン
を例えば２Ｅ１３／ｃｄイオン注入して、ｎ−拡散層１
０５を形成する。この際、チャネリングを防止するため
、イオン注入は約７’１ｌＪｔけて行われる。次いで第
２図（Ｃ１に示すように、表面全体にＣＶＤ法で５ｈｏ
ｔ膜１０６を堆積する。次に異方性エツチングによって
５ｉｆｔ膜１０６を選択的にエツチングして、基板１０
１及びゲート電極１０４の上部のＳｉ Ｏｘ １９．１
０６を除去し、ゲート電極１０４の側部にはＳｉｎｇ膜
１０６が残るようにする。その後、第２図の）に示すよ
うに、ゲート電極１０４及びその側部の５ｉｆｔ膜１０
６をマスクとして、ヒ素を高濃度にイオン注入し、ｎ゛
拡散層１０７を形成する。
ドレイン構造が知られている。このＬＤＤ構造は、次の
ようにして形成されている。すなわち第２図＾に示すよ
うに、まずＰ型半導体基板１０１にゲート酸化膜１０２
とゲートを極となるＮ゛ポリシリコン膜１０３を順次形
成する０次いで通常のホトリソグラフィ工程と異方性エ
ツチングによってＮ３ポリシリコンＩＩ！１０３を加工
してゲート電極１０４を形成する。次に第２図旧）に示
すように、このゲート電極１０４をマスクとして、リン
を例えば２Ｅ１３／ｃｄイオン注入して、ｎ−拡散層１
０５を形成する。この際、チャネリングを防止するため
、イオン注入は約７’１ｌＪｔけて行われる。次いで第
２図（Ｃ１に示すように、表面全体にＣＶＤ法で５ｈｏ
ｔ膜１０６を堆積する。次に異方性エツチングによって
５ｉｆｔ膜１０６を選択的にエツチングして、基板１０
１及びゲート電極１０４の上部のＳｉ Ｏｘ １９．１
０６を除去し、ゲート電極１０４の側部にはＳｉｎｇ膜
１０６が残るようにする。その後、第２図の）に示すよ
うに、ゲート電極１０４及びその側部の５ｉｆｔ膜１０
６をマスクとして、ヒ素を高濃度にイオン注入し、ｎ゛
拡散層１０７を形成する。
このようにして形成されたＬＤＤ構造においては、比較
的低濃度のｎ−拡散層１０５の存在により、ドレイン近
傍の電界が媛和され、ホントキャリヤが大幅に減少する
ものである。
的低濃度のｎ−拡散層１０５の存在により、ドレイン近
傍の電界が媛和され、ホントキャリヤが大幅に減少する
ものである。
ところで、上記ＬＤＤ構造において、ホットキャリヤの
発生が最も顕著になる領域は、ドレイン領域を形成する
ｎ−層１０５中の空乏領域であるが、上記のようにこの
ｎ−層１０５の空乏領域の上部にゲート電極が存在して
いない場合には、ホントキャリヤは側壁のＳｉＯ□膜１
０６に大量に注入される。
発生が最も顕著になる領域は、ドレイン領域を形成する
ｎ−層１０５中の空乏領域であるが、上記のようにこの
ｎ−層１０５の空乏領域の上部にゲート電極が存在して
いない場合には、ホントキャリヤは側壁のＳｉＯ□膜１
０６に大量に注入される。
このホットキャリヤ（エレクトロン）が比較的低濃度の
ｎ−１ｉ１０５のキャリヤを掃き出し、そのためｎ−層
１０５の抵抗が増大して素子特性を劣化させてしまう。
ｎ−１ｉ１０５のキャリヤを掃き出し、そのためｎ−層
１０５の抵抗が増大して素子特性を劣化させてしまう。
これがＬＤＤ構造特存のホットキャリヤ劣化であるが、
これはｎ”層１０５とゲート電極１０４のオーバーラツ
プ領域が小さい程顕著になる。
これはｎ”層１０５とゲート電極１０４のオーバーラツ
プ領域が小さい程顕著になる。
このオーバーランプ領域はｎ−拡散Ｎ１０５の横方向拡
散によって確保されるが、近年、微細化のために製造プ
ロセスは低温化される傾向があり、この横方向拡散は少
なくなっている。したがってオーバーラツプ領域が小さ
く、ホットキャリヤ劣化を低減できないという問題点が
ある。
散によって確保されるが、近年、微細化のために製造プ
ロセスは低温化される傾向があり、この横方向拡散は少
なくなっている。したがってオーバーラツプ領域が小さ
く、ホットキャリヤ劣化を低減できないという問題点が
ある。
またイオン注入はチャネリング防止のため、通常７°程
度傾けて行われるが、このように傾けてイオン注入を実
施するとゲート電極の影が生じ、ソース領域とドレイン
領域が非対称に形成されて、素子特性のばらつきが大き
くなるという欠点がある。更にゲート電極に安定した側
壁を形成するためには、比較的厚いゲート電極が必要と
なり、それにより後の配線工程のための平坦化が困難に
なるという問題点もある。
度傾けて行われるが、このように傾けてイオン注入を実
施するとゲート電極の影が生じ、ソース領域とドレイン
領域が非対称に形成されて、素子特性のばらつきが大き
くなるという欠点がある。更にゲート電極に安定した側
壁を形成するためには、比較的厚いゲート電極が必要と
なり、それにより後の配線工程のための平坦化が困難に
なるという問題点もある。
本発明は、従来のＬＤＤ構造を採用したＭＯＳＦＥＴに
おける上記問題点を解決するためになされたもので、ホ
ットキャリヤ劣化を低減し、素子特性のばらつきの少な
い信転性の高いＭＯＳＦＥＴの製造方法を提供すること
を目的とする。
おける上記問題点を解決するためになされたもので、ホ
ットキャリヤ劣化を低減し、素子特性のばらつきの少な
い信転性の高いＭＯＳＦＥＴの製造方法を提供すること
を目的とする。
〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、ゲート電極となる導電性薄膜上
に第２の薄膜を形成したのち、該第２の薄膜を示トリソ
ゲラフイエ程及び異方性エツチングにより加工してトラ
ンスファーマスクを形成し、該トランスファーマスクを
ソース領域及びドレイン領域形成のための不純物イオン
注入並びにゲート電極加工のマスクとして用いてＭＯＳ
Ｆ ＥＴを製造するものである。
決するため、本発明は、ゲート電極となる導電性薄膜上
に第２の薄膜を形成したのち、該第２の薄膜を示トリソ
ゲラフイエ程及び異方性エツチングにより加工してトラ
ンスファーマスクを形成し、該トランスファーマスクを
ソース領域及びドレイン領域形成のための不純物イオン
注入並びにゲート電極加工のマスクとして用いてＭＯＳ
Ｆ ＥＴを製造するものである。
上記製造方法においては、トランスファーマスクを通し
てイオン注入により低４度拡散層を形成する際、ゲート
電極となる導電性薄膜がチャネリング防止のための緩衝
膜として機能し、垂直なイオン注入が可能となる。そし
てトランスファーマスクに側壁部を形成して高濃度拡散
層とゲート電極の加工を行うことにより、低濃度拡散層
とゲート電極とを完全にオーバーラツプさせることが可
能となり、更に別個のトランスファーマスクを用いるた
めゲート電極を薄く形成することが可能となる。
てイオン注入により低４度拡散層を形成する際、ゲート
電極となる導電性薄膜がチャネリング防止のための緩衝
膜として機能し、垂直なイオン注入が可能となる。そし
てトランスファーマスクに側壁部を形成して高濃度拡散
層とゲート電極の加工を行うことにより、低濃度拡散層
とゲート電極とを完全にオーバーラツプさせることが可
能となり、更に別個のトランスファーマスクを用いるた
めゲート電極を薄く形成することが可能となる。
以下本発明の実施例を、第１図へ〜Ｂに示す各製造過程
における断面構造図に基づいて説明する。
における断面構造図に基づいて説明する。
この実施例は、トランスファーマスクとしてポリシリコ
ンを用いた場合について示している。まず第１国人に示
すように、Ｐ型半導体基板１上に、ゲート酸化膜２を２
０ｎｍ、ゲート電極となるｎ４ポリシリコン膜３を５０
ｎｍ、ゲート電極とトランスファーマスクの分離のため
のＣＶＤ５ｉＯｚ膜４を３０ｎｍ、トランスファーマス
クとなるポリシリコン膜５を４５０ｎｍの厚さに順次形
成する０次いで通常のホトリソグラフィ工程及び異方性
エツチングによりトランスファーマスクとなるポリシリ
コン膜５を選択的にエツチングし、トランスファーマス
ク６を形成する０次いでホトレジストを除去してからト
ランスファーマスク６をマスクとして、リンをＰ型半導
体基板１に２ Ｅ １３ ／ ｃｆｌＩイオン注入して
、第１図ｆＢｌに示すように、ｎ−拡散層７を形成する
。
ンを用いた場合について示している。まず第１国人に示
すように、Ｐ型半導体基板１上に、ゲート酸化膜２を２
０ｎｍ、ゲート電極となるｎ４ポリシリコン膜３を５０
ｎｍ、ゲート電極とトランスファーマスクの分離のため
のＣＶＤ５ｉＯｚ膜４を３０ｎｍ、トランスファーマス
クとなるポリシリコン膜５を４５０ｎｍの厚さに順次形
成する０次いで通常のホトリソグラフィ工程及び異方性
エツチングによりトランスファーマスクとなるポリシリ
コン膜５を選択的にエツチングし、トランスファーマス
ク６を形成する０次いでホトレジストを除去してからト
ランスファーマスク６をマスクとして、リンをＰ型半導
体基板１に２ Ｅ １３ ／ ｃｆｌＩイオン注入して
、第１図ｆＢｌに示すように、ｎ−拡散層７を形成する
。
この際、ゲート酸化膜２．Ｎ゛ポリシリコン膜３ＣＶＤ
５ｉＯｚ膜４が緩衝膜となってイオンのチャネリングを
防止することができるので、垂直にイオン注入すること
ができ、それによりソース領域とドレイン領域とが対称
に形成され、その非対称性による素子特性のばらつきを
防止することができる。
５ｉＯｚ膜４が緩衝膜となってイオンのチャネリングを
防止することができるので、垂直にイオン注入すること
ができ、それによりソース領域とドレイン領域とが対称
に形成され、その非対称性による素子特性のばらつきを
防止することができる。
次に表面全体にポリシリコンを５００ｎｍ堆積し、異方
性エツチングによってエッチバックして、第１図Ｃ）に
示すように、トランスファーマスク６の側面に側壁８を
形成する。そしてトランスファーマスク６及び側壁８を
マスクとして、ヒ素を５Ｅ１５／−イオン注入し、ｎ゛
拡散層９を形成する。
性エツチングによってエッチバックして、第１図Ｃ）に
示すように、トランスファーマスク６の側面に側壁８を
形成する。そしてトランスファーマスク６及び側壁８を
マスクとして、ヒ素を５Ｅ１５／−イオン注入し、ｎ゛
拡散層９を形成する。
次いでトランスファーマスク６及び側壁８をマスクとし
て、ＣＶＤ５ｉＯ□膜４とＮ゛ポリシリコン膜３を異方
性エツチングして、ゲート電極１０を形成する。続いて
第１図の）に示すように、全体にＬＰＣＶＤ法により５
ｉＯｉ膜１１を２０ｎｍ堆積する。
て、ＣＶＤ５ｉＯ□膜４とＮ゛ポリシリコン膜３を異方
性エツチングして、ゲート電極１０を形成する。続いて
第１図の）に示すように、全体にＬＰＣＶＤ法により５
ｉＯｉ膜１１を２０ｎｍ堆積する。
この際、ソース・ドレイン領域の上部の５ｉＯｚ膜はゲ
ート酸化膜２の存在により、トランスファーマスク６及
び側壁８の上部よりも厚くなっている。
ート酸化膜２の存在により、トランスファーマスク６及
び側壁８の上部よりも厚くなっている。
次に異方性エツチングにより、トランスファーマスク６
及び側壁８の上部のＳｉ Ｏｚ ａｎを除去し、側壁８
の側部及びソース・ドレイン領域上部にはＳｉＯ□膜１
１が残るようにエツチングする。そして有機アルカリ等
の溶液によって、第１図Ｂに示すように、トランスファ
ーマスク６及び側壁８を除去する。
及び側壁８の上部のＳｉ Ｏｚ ａｎを除去し、側壁８
の側部及びソース・ドレイン領域上部にはＳｉＯ□膜１
１が残るようにエツチングする。そして有機アルカリ等
の溶液によって、第１図Ｂに示すように、トランスファ
ーマスク６及び側壁８を除去する。
次いで希ＨＦ等によって、ＣＶ Ｄ Ｓｉ Ｏを膜４及
び１１、並びにソース・ドレイン領域上部のゲート酸化
膜２を除去する。これによって、第１図［Ｆ］に示すよ
うに、ｎ−層７が完全にゲート電極１０によって覆われ
、且つ薄いゲート電極１０からなるＬＤＤ構造をもつＭ
ＯＳＦＥＴが得られる。
び１１、並びにソース・ドレイン領域上部のゲート酸化
膜２を除去する。これによって、第１図［Ｆ］に示すよ
うに、ｎ−層７が完全にゲート電極１０によって覆われ
、且つ薄いゲート電極１０からなるＬＤＤ構造をもつＭ
ＯＳＦＥＴが得られる。
上記実施例では、トランスファーマスクをポリシリコン
を用いて形成した場合について説明したが、トランスフ
ァーマスクとしてはポリシリコンのみならず、同等の機
能をもつもので形成し本発明に係る製造方法を実施する
ことができる。
を用いて形成した場合について説明したが、トランスフ
ァーマスクとしてはポリシリコンのみならず、同等の機
能をもつもので形成し本発明に係る製造方法を実施する
ことができる。
以上実施例に基づいて説明したように、本発明に係る製
造方法によれば、低濃度拡散層がゲート電極に完全に覆
われるように形成することができるので、側壁へのキャ
リヤの注入が発生せず、ＬＤＤ構造特有のホットキャリ
ヤ劣化を軽減し、信頼性の高いＭＳＯＦＥＴを得ること
ができる。またソース・ドレイン領域用の拡散層形成時
に、垂直イオン注入が可能となるため、ソース・ドレイ
ン領域の非対称性による素子特性のばらつきが低減され
る。更にＬＤＤ構造を有しながらゲート電極を薄く形成
できるので、配線等のプロセスのための平坦化を極めて
容易に行うことができる等の利点が得られる。
造方法によれば、低濃度拡散層がゲート電極に完全に覆
われるように形成することができるので、側壁へのキャ
リヤの注入が発生せず、ＬＤＤ構造特有のホットキャリ
ヤ劣化を軽減し、信頼性の高いＭＳＯＦＥＴを得ること
ができる。またソース・ドレイン領域用の拡散層形成時
に、垂直イオン注入が可能となるため、ソース・ドレイ
ン領域の非対称性による素子特性のばらつきが低減され
る。更にＬＤＤ構造を有しながらゲート電極を薄く形成
できるので、配線等のプロセスのための平坦化を極めて
容易に行うことができる等の利点が得られる。
第１図へ〜旧は、本発明の一実施例を説明するための各
製造過程における断面構造を示す図、第２図へ〜（Ｄｉ
は、従来の製造方法を説明するための各製造過程におけ
る断面構造を示す図である。 図において、１はＰ型半導体基板、２はゲート酸化膜、
３はＮ゛ポリシリコン膜４はＣＶ Ｄ Ｓｉ Ｏを膜、
５はポリシリコン膜、６はトランスファーマスク、７は
ｎ−拡散層、８は側壁、９はｎ０拡散層、１０はゲート
電極、１１はＳｉＯ□膜を示す。 特許出願人 オリンパス光学工業株式会社第１図 （Ａ） （Ｂ） （Ｃ） 第１図 （Ｄ） （Ｅ） （Ｆ） 第２図 （Ａ） １０３：Ｎ＋ポリシリコン膜 （Ｂ） 第２図 （Ｃ） （Ｄ）
製造過程における断面構造を示す図、第２図へ〜（Ｄｉ
は、従来の製造方法を説明するための各製造過程におけ
る断面構造を示す図である。 図において、１はＰ型半導体基板、２はゲート酸化膜、
３はＮ゛ポリシリコン膜４はＣＶ Ｄ Ｓｉ Ｏを膜、
５はポリシリコン膜、６はトランスファーマスク、７は
ｎ−拡散層、８は側壁、９はｎ０拡散層、１０はゲート
電極、１１はＳｉＯ□膜を示す。 特許出願人 オリンパス光学工業株式会社第１図 （Ａ） （Ｂ） （Ｃ） 第１図 （Ｄ） （Ｅ） （Ｆ） 第２図 （Ａ） １０３：Ｎ＋ポリシリコン膜 （Ｂ） 第２図 （Ｃ） （Ｄ）
Claims (1)
- 【特許請求の範囲】 １、ゲート電極となる導電性薄膜上に第２の薄膜を形成
したのち、該第２の薄膜をホトリソグラフィ工程及び異
方性エッチングにより加工してトランスファーマスクを
形成し、該トランスファーマスクをソース領域及びドレ
イン領域形成のための不純物イオン注入並びにゲート電
極加工のマスクとして用いることを特徴とするＭＯＳＦ
ＥＴの製造方法。 ２、前記トランスファーマスクをマスクとし前記導電性
薄膜をチャネリング防止用緩衝膜として、ソース領域及
びドレイン領域形成のための不純物を垂直にイオン注入
することを特徴とする請求項１記載のＭＯＳＦＥＴの製
造方法。 ３、前記トランスファーマスクに側壁部を付加形成し、
これをマスクとして用いることによってＬＤＤ構造を形
成することを特徴とする請求項１記載のＭＯＳＦＥＴの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10758688A JPH01278777A (ja) | 1988-05-02 | 1988-05-02 | Ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10758688A JPH01278777A (ja) | 1988-05-02 | 1988-05-02 | Ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01278777A true JPH01278777A (ja) | 1989-11-09 |
Family
ID=14462914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10758688A Pending JPH01278777A (ja) | 1988-05-02 | 1988-05-02 | Ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01278777A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007513489A (ja) * | 2003-08-26 | 2007-05-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 減少されたゲート高さを有するトランジスタを製造する方法 |
-
1988
- 1988-05-02 JP JP10758688A patent/JPH01278777A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007513489A (ja) * | 2003-08-26 | 2007-05-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 減少されたゲート高さを有するトランジスタを製造する方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5283455A (en) | Thin film field effect element having an LDD structure | |
| JP2787908B2 (ja) | 半導体装置の製造方法 | |
| JPH10209445A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JP2677987B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH098321A (ja) | 半導体素子のトランジスター構造及びその製造方法 | |
| US20010044191A1 (en) | Method for manufacturing semiconductor device | |
| JPS6143477A (ja) | Ｍｏｓトランジスタの製造方法 | |
| US7635898B2 (en) | Methods for fabricating semiconductor devices | |
| JPH06350042A (ja) | トランジスタの製造方法 | |
| JPS62293773A (ja) | 半導体装置の製造方法 | |
| JPH01278777A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| EP0817247A1 (en) | Process for the fabrication of integrated circuits with contacts self-aligned to active areas | |
| JP2822593B2 (ja) | 半導体装置の製造方法 | |
| JPH0485968A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| KR100588777B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JPS6039868A (ja) | 半導体装置の製造方法 | |
| JPH0479336A (ja) | 半導体装置の製造方法 | |
| JPS6057971A (ja) | 半導体装置の製造方法 | |
| JPS62132362A (ja) | 半導体装置の製造方法 | |
| JPH05175443A (ja) | 半導体装置及びその製造方法 | |
| JPH03148834A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS62261174A (ja) | 半導体装置の製造方法 | |
| KR0175366B1 (ko) | 반도체 장치 및 그 제조 방법 |