JPH02114670A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH02114670A JPH02114670A JP63268528A JP26852888A JPH02114670A JP H02114670 A JPH02114670 A JP H02114670A JP 63268528 A JP63268528 A JP 63268528A JP 26852888 A JP26852888 A JP 26852888A JP H02114670 A JPH02114670 A JP H02114670A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- film
- region
- substrate
- length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 13
- 230000010354 integration Effects 0.000 abstract description 3
- 239000012212 insulator Substances 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000002887 superconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果；・ランジスタ（ＦＥＴ）の新らしい
構造に関する。
構造に関する。
従来、電界効果トランジスタは、半導体基板表面に、ソ
ース領域とドレイン領域に挾まれたゲート領域を水平方
向に形成されて成るのが通例であった。
ース領域とドレイン領域に挾まれたゲート領域を水平方
向に形成されて成るのが通例であった。
しかし、上記従来技術によるとゲート長に限界を生じ、
ひいては集積度の向上を計れないと云う課題が生ずる。
ひいては集積度の向上を計れないと云う課題が生ずる。
本発明は、かかる従来技術の問題点を解決するために、
実質的にゲート長寸法に限界を生じない新らしい電界効
果トランジスタ構造を提供することを［１的とする。
実質的にゲート長寸法に限界を生じない新らしい電界効
果トランジスタ構造を提供することを［１的とする。
上記課題を解決するために、本発明は、電界効果トラン
ジスタに関し、半導体膜側面にゲート領域が形成し、半
導体膜表面にソース及びドレイン領域が形成する手段を
とる。
ジスタに関し、半導体膜側面にゲート領域が形成し、半
導体膜表面にソース及びドレイン領域が形成する手段を
とる。
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示すＭＯ５型ＦＥＴの平面
図及び断面図である。すなわち、サファイア等の絶縁体
からなる絶縁基板７の表面にＳｉ膜１が形成され、該Ｓ
ｉ膜１の側面にゲート絶縁膜２及びゲート電極３が形成
されると共に、前記Ｓｉ膜１のゲート領域を挾んだ表面
に、ソース拡散層４及びドレイン拡散層５が形成されて
成る。
図及び断面図である。すなわち、サファイア等の絶縁体
からなる絶縁基板７の表面にＳｉ膜１が形成され、該Ｓ
ｉ膜１の側面にゲート絶縁膜２及びゲート電極３が形成
されると共に、前記Ｓｉ膜１のゲート領域を挾んだ表面
に、ソース拡散層４及びドレイン拡散層５が形成されて
成る。
なお、Ｓｉ膜１の活性領域以外には、フィールド絶縁膜
６が形成されて成る。また、絶縁基板７はＳｉ基板上に
５ｉｎ２膜を形成したもので、その上にＳｉ膜１が形成
された構造であっても良い。
６が形成されて成る。また、絶縁基板７はＳｉ基板上に
５ｉｎ２膜を形成したもので、その上にＳｉ膜１が形成
された構造であっても良い。
更に、ゲートｆｆＪ’を域は、Ｓｉ膜１を挾んだ他の側
面にも設けても良い事は云うまでもない。更に、絶縁基
板７はＳｉ基板であって、ゲート電極３の下にのみ厚い
フィールド酸化膜を埋め込んだ形で形成しても良く、そ
の場合には、ゲート電極３はＳｉ膜に拡散した拡散層で
ある必要はなく、他の電極材料であっても良い。
面にも設けても良い事は云うまでもない。更に、絶縁基
板７はＳｉ基板であって、ゲート電極３の下にのみ厚い
フィールド酸化膜を埋め込んだ形で形成しても良く、そ
の場合には、ゲート電極３はＳｉ膜に拡散した拡散層で
ある必要はなく、他の電極材料であっても良い。
第２図は本発明の他の実施例を示すＣ−ＭＯ５ＦＥＴの
平面図であり、Ｐ−ＳｉｌｌとＮ−３ｉ１２の側面には
ゲート絶縁膜１３が形成され、該ゲート絶縁膜に挾まれ
て、ゲート電極１４が共通電極として形成されて成る。
平面図であり、Ｐ−ＳｉｌｌとＮ−３ｉ１２の側面には
ゲート絶縁膜１３が形成され、該ゲート絶縁膜に挾まれ
て、ゲート電極１４が共通電極として形成されて成る。
拡散層１５とフィールド絶縁膜１６とは前記例と同様に
形成されるものであり、Ｐ−３ｉｌｌとＮ−３ｉ１２と
は、基板がＳｉの場合には、いずれか一方がウェル構造
となる。
形成されるものであり、Ｐ−３ｉｌｌとＮ−３ｉ１２と
は、基板がＳｉの場合には、いずれか一方がウェル構造
となる。
本発明はＭＯ３型ＦＥＴを含めたＭＩＳ型ＦＥＴのみな
らず接合ゲートＦＥＴ （Ｊ−ＦＥＴ）にも適用できる
と共に、半導体膜のみならず超電導体膜を用いた、ＦＥ
Ｔにも適用できる。
らず接合ゲートＦＥＴ （Ｊ−ＦＥＴ）にも適用できる
と共に、半導体膜のみならず超電導体膜を用いた、ＦＥ
Ｔにも適用できる。
尚本発明で膜側面と述べているのは、ゲート領域が膜と
して作用する事を意味して居り、前記実施例中で述べた
如く、トルク基板をエツチングして、側面を露出させ、
該側面が浅いエツチング溝状であっても良い。
して作用する事を意味して居り、前記実施例中で述べた
如く、トルク基板をエツチングして、側面を露出させ、
該側面が浅いエツチング溝状であっても良い。
第３図は前記の事情を示すＭＯ３ＦＥＴのゲー！・領域
の要部の断面図で、ＳｉＭ板２１の表面には、フィール
ド絶縁膜２４か設けられると共に、エツチング溝が掘ら
れ、該エツチング溝の底部には、パッド絶縁膜２５が形
成されると共に、エツチング溝の側壁の一方には、ゲー
ト絶縁膜２４が形成され、少くともエツチング溝内には
ゲート電極２３が形成されて成る。面この場合、フィー
ルド絶縁膜２４の側壁は、フィールド絶縁膜２４が形成
されない場合には、Ｓｉ基板２１のエツチング満側壁が
出来る事となり、ゲートｊｊｉ域として用いる事ができ
ることは云うまでもない。
の要部の断面図で、ＳｉＭ板２１の表面には、フィール
ド絶縁膜２４か設けられると共に、エツチング溝が掘ら
れ、該エツチング溝の底部には、パッド絶縁膜２５が形
成されると共に、エツチング溝の側壁の一方には、ゲー
ト絶縁膜２４が形成され、少くともエツチング溝内には
ゲート電極２３が形成されて成る。面この場合、フィー
ルド絶縁膜２４の側壁は、フィールド絶縁膜２４が形成
されない場合には、Ｓｉ基板２１のエツチング満側壁が
出来る事となり、ゲートｊｊｉ域として用いる事ができ
ることは云うまでもない。
本発明により、ＦＥＴのゲート長は実質的にはチャネル
長となり、ｎｍオーダーの長さしが必要でなくなり、実
質的に寸法限界はなくなり、集禎度の向上を計ることか
できる効果がある。
長となり、ｎｍオーダーの長さしが必要でなくなり、実
質的に寸法限界はなくなり、集禎度の向上を計ることか
できる効果がある。
ゲート電極
ソース拡散層
ドレイン拡散層
拡散層
フィールド絶縁膜
Ｓｉ基板
パッド絶縁膜
第１図（ａ）は本発明の一実施例を示すＭＯ３型ＦＥＴ
の下面図。第１図（ｂ）は第１図（ａ）におけるＡ−Ａ
’断面図。第１図（Ｃ）は第１図（ａ）におけるＢ−Ｂ
’断面図。第２図は本発明の他の実施例を示すＣＭＯ５
型Ｏ５Ｔの平面図。 第３図は本発明のゲート領域の要部の断面図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）１・・・・
φ・・Ｓｉ膜 １１ ・ ・ ・ ・ ・ ・ ・Ｐ−８ｉ１２・・・
・・拳・Ｎ−５ｉ ２．１３．２２・ゲート絶縁膜 （α） （ｂ） （Ｃ） 第 図 第２図 第３因
の下面図。第１図（ｂ）は第１図（ａ）におけるＡ−Ａ
’断面図。第１図（Ｃ）は第１図（ａ）におけるＢ−Ｂ
’断面図。第２図は本発明の他の実施例を示すＣＭＯ５
型Ｏ５Ｔの平面図。 第３図は本発明のゲート領域の要部の断面図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）１・・・・
φ・・Ｓｉ膜 １１ ・ ・ ・ ・ ・ ・ ・Ｐ−８ｉ１２・・・
・・拳・Ｎ−５ｉ ２．１３．２２・ゲート絶縁膜 （α） （ｂ） （Ｃ） 第 図 第２図 第３因
Claims (1)
- 半導体膜側面にゲート領域が形成され、半導体膜表面に
ソース及びドレイン領域が形成されて成る事を特徴とす
る電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268528A JPH02114670A (ja) | 1988-10-25 | 1988-10-25 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268528A JPH02114670A (ja) | 1988-10-25 | 1988-10-25 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02114670A true JPH02114670A (ja) | 1990-04-26 |
Family
ID=17459773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268528A Pending JPH02114670A (ja) | 1988-10-25 | 1988-10-25 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02114670A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442970A (ja) * | 1990-06-06 | 1992-02-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH0442969A (ja) * | 1990-06-06 | 1992-02-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0482271A (ja) * | 1990-07-24 | 1992-03-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH04192458A (ja) * | 1990-11-26 | 1992-07-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-10-25 JP JP63268528A patent/JPH02114670A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442970A (ja) * | 1990-06-06 | 1992-02-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH0442969A (ja) * | 1990-06-06 | 1992-02-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0482271A (ja) * | 1990-07-24 | 1992-03-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH04192458A (ja) * | 1990-11-26 | 1992-07-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900019265A (ko) | 트랜치 게이트 mos fet | |
| KR960012564A (ko) | 박막 트랜지스터 및 그 형성방법 | |
| KR920008966A (ko) | 반도체장치 | |
| EP1246258A4 (en) | SEMICONDUCTOR ARRANGEMENT, ITS MANUFACTURING METHOD AND INFORMATION PROCESSING ARRANGEMENT | |
| JPH02114670A (ja) | 電界効果トランジスタ | |
| KR960026964A (ko) | 반도체 장치 및 그의 제조 방법 | |
| JPS63228710A (ja) | 半導体装置 | |
| EP0364818A3 (en) | Method for making a polysilicon transistor | |
| CA2051778A1 (en) | Method for manufacturing superconducting device having a reduced thickness of oxide superconducting layer and superconducting device manufactured thereby | |
| EP0401113A3 (en) | Semiconductor device and production method thereof | |
| JP2780175B2 (ja) | 半導体装置 | |
| KR950024300A (ko) | 트렌치형 소자분리구조를 갖는 반도체 장치 및 그 제조방법 | |
| JPS58197773A (ja) | Ｍｏｓ型半導体装置 | |
| JPH055181B2 (ja) | ||
| JPH0242447U (ja) | ||
| TW344108B (en) | A bipolar transistor and method of manufacturing thereof | |
| JPH02114673A (ja) | 半導体装置の製造方法 | |
| JPH0379425U (ja) | ||
| JP2532471B2 (ja) | 半導体装置 | |
| JPH0417370A (ja) | 薄膜トランジスタ | |
| JPS6018558U (ja) | 薄膜トランジスタ素子 | |
| JPS6320382B2 (ja) | ||
| JPS6260265A (ja) | 半導体装置の製造方法 | |
| JPH02118954U (ja) | ||
| JPH01266767A (ja) | Ｍｏｓｆｅｔ |