JPS6220364A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は高速動作が可能な相補形の絶縁グー１−形電弄
効果トランジスタ（以下ＣＭＯ３と略記する）ビ関する
。

〔発明の背景〕

ＣＭＯＳデバイスの高速化はｎ、ｐ両タイプのＭＯＳト
ランジスタのキャリア移動１σの値によって制約されて
いる。このＭＯＳトランジスタのキャリア移動度の値は
結晶面方位に依存する。ギヤリア移動度と比例関係をも
っｌ−ランスコンダクタンスを実測した結果（第１図及
び第２図）によれば、キャリア移動度はｎＭＯ８では（
，１，ＯＯ）面でほぼ最大になり、ｐＭＯ３では（ｉｌ
、Ｏ）面でほぼ最大となる。従って平坦なＨ，ｏｏ）面
上にＣＭＯ５を形成する従来構造（特公昭４２−２１０
７６　）では、　ｐａｎｓの面方位が適正化されておら
ず、これがＣＭＯ８の高速化を妨げる原因となっていた
。

〔発明の目的〕

本発明の目的は、従来よりも高速動作可能なＣＭＯ８の
構造を提供することにある。

〔発明の概要〕

本発明では上記目的を達成するために結晶基板表面の一
部分に、基板表面に対して４５°傾いた斜面を形成し、
ｎチャネル及びｐチャネルＭＯ８のうち一方を前記傾斜
面に、他方を前記基板面に形成することを特徴としてい
る。本発明の構造では、平坦な基板面に（１００）面を
選んでここにｎ　Ｍ　ＯＳを作成し、前記基板の一部を
エツチングすることによって現われる傾面であるところ
の（１１０）面にｐＭＯｓを作成することが可能であり
、ｎ＋　９両ＭＯ８について面方位を適正化した高速の
ＣＭＯ３が実現できる。

低温ではキャリア移動度の面方位依存性がより顕著とな
り、面による移動度の差がより増幅される。従って、−
に記デバイス構造はＣＭＯＳデバイスを低温下で動作さ
せる場合により大きな効果を発揮して、デバイスを高速
化できる。

〔発明の実施例〕

本発明による第１−の実施例になる半導体装置を第３図
ａ、ｂに示す。第３図ａは装置の上面図、第３図すはＡ
　−Ａ、　’断面図である。本実施例において１はｎ形
Ｓｉ、（１００）基板で、１−６は素子分離用の厚い酸
化膜であり、ｐ形つェル２表面であるところの平坦な（
１００）面８にｎチャネルＭＯ８１４が形成されている
。ここで４，５はそれぞれソース、ドレインであり、ゲ
ート酸化膜１０を介してゲート電極１２が形成されてい
る。

ｎ形つェル３領域には、基板の一部をエツチングするこ
とによって現われる、前記平坦面８に対し４５°傾斜し
た（１１．０）面９を導電領域としてもつｐＭＯｓ１５
が形成されている。ｐＭＯｓはドレイン６、ソース７、
ゲート酸化膜１１およびゲート電極１３から成る。ここ
でＰＭＯ８を配置する際に、第３図ａにおけるＡ−Ａ’
の方向を（１００＞方向とすることによって４５°傾斜
した面を（１１０）面とすることができる。この構造に
よれば、ｎＭＯ５１４では（１００）面上を、ｐＭＯｓ
１．５では（］−１０）面上をキャリアが伝導するので
高速動作が可能となる。

また第４図に示す実験結果のように、（１１０）面では
ホール移動度が面内の伝導方向に依存し、／／＜０１１
．＞方向で最大値を持つ。ただし同図で／／　＜Ｏｉ　
１．＞方向とは（Ｏｌｌ〉方向に平行な方向であり、±
（０１１）方向とはく０１丁〉方向ニ垂直す方向テアリ
、／／＜１−００＞、上（１００＞についても同様であ
る。第３図に示す実施例の９ＭＯ５においては、ホール
はＩ＜０１１＞方向に伝導しく１１．０）面内の方向に
関しても最適化がなされているので高速動作が可能であ
る。

本実施例のＣＭＯＳデバイス（ゲート酸化膜２５ｎｍ）
について実測した電界効果移動度を従来構造の値と比べ
て、第１表に示す。本実施例のｐＭＯｓではキャリアが
（１１０）面上を伝導するためキャリア移動度は従来値
の３倍以上に増加している。

」二記ｐＭＯ５におけるキャリア移動度が増加した結果
、本発明のＣＭＯＳインバータの信号伝播遅延（相対値
）は第２表に示すように３００°にで従来値の約８割ま
で短縮した。また７７にでは従来値の約７割まで短縮し
た。

第１表 第２表 本発明による第２の実施例を第５図ａ及びｂに示す。同
図においてａは上面図、ｂはＢ−１３”［１面図である
。第１図と同一内容の部分は同一記号を用いてその詳細
説明を省略する。本実施例では、ｎ形Ｓｉ　　（１００
）基板１の平坦な（１，００）而ελにｎＭＯｓ＋、４
を形成し、基板をエツチングすることにより現われる、
平坦面に対し４５°傾斜した（１１０）而９ａにｐｒｏ
ｓ　１５　ａを形成する。本実施例においても第１の実
施例と同じ＜　ｎ　＋　２両ＭＯ８の面方位が適止化さ
扛ており、ＣＭＯ８の高速動作が可能である。

本発明による第３の実施例を第６　ｆ９’Ｊ　ａ及びｂ
に示す。同図においてａは上面図、ｂは（’ニーＣ’断
面図である。本実施例では、ｎ形（１００）基板１表面
にＸ）形高濃度不純物層１７を形成してソースとし、そ
の上部にｎ形エピタキシャル層２０及びこのエピタキシ
ャル層内にＰウェル２ｂを形成する。ｐウェル内の平坦
な（ｉ、ｏｏ）而８にはソース４．ドレイン５．ゲート
酸化膜］０．及びグー１−電極１−２からなるｎＭＯ５
１，／Ｉを形成し、ｎ形エピタキシャル層内に形成した
、基板面に対し４５゜傾斜した（１．１．０）面９ｂに
はソース１−７．トレイン６ｂ、グー１〜酸化膜１１ｂ
、及びグー１〜電極１３ｂからなるｐＭＯｓ　１５　ｂ
を形成する。ここでｐＭＯｓを配置する際、溝間１−１
部の矩形１８の各辺が［１００１またはそれと垂直な方
向しこ一致するように配置することによって、４５°傾
斜した傾面９ｈを（１１０）面とすることができる。ま
た、ｐ、Ｍｎ２のドレイン６１）は創面を囲む形で傾面
−ヒ端部に形成し、ソース１７と接触する高濃度不純物
層電極１９はイオン打ち込みによって形成する。本実施
例においてもｎ＋　２両ＭＯ８の面方位が適正化されで
おり高速動作が可能である。

第７図ａ、ｂ、　Ｃおよびｄは、本発明によるＣＭＯ５
を用いてＮＡＮＤを構成した場合の一実施例を示す上面
図（ａ）＋Ｄ−Ｄ’断面図（ｂ）、Ｅ−Ｅ’断面図（ｃ
）およびその等価回路図（ｄ）である。

ｐ形高濃度（１，００）基板２１−の上にｎ形エピタキ
シャル層２０及びこのエピタキシャル層内にｐウェル２
ｃを形成する。Ｐウェル内の平坦な（１００）而８には
ｎ層高濃度不純物層２１．、′Ｎｌ化膜１０及びゲーＩ
−電極２６からなるｎＭＯ８１，４を形成し、ｎ形エピ
タキシャル層内に形成した、基板面に対し４５°傾斜し
た溝内壁の（１，１０）面９ｃには、Ｐ形高濃度不純物
層２２．酸化ｌＩ貨１１　ｃ　７１ｒびゲーＩ−電極２
６からなるｐＭＯｓ　１５　ｃを形成する。ここで溝間
「１部２９は正方形とし、第９図Ａにｔｏｌｄるａ−ａ
　’　の方向を基板の＜１００＞方向とすることによっ
て、溝内壁の傾斜面を（１１０）面とすることができる
。１６はアイソレーション用の厚い酸化膜である。並列
に接続きれている３個の９ＭＯ８１５ａは、基板２１を
共通のソースとして電源と接続され、ｐ形高濃度不純物
層２２を共通のドレインどして電極２３を通じて出力線
２７と接続される。３つのｎＭＯ５ｉ４は直列に接続さ
れ、一端のｎＭＯ８のソースは電極２５を通じて接地さ
れ、他端のｎＭＯ３のド１ツインは電極２４を通じて出
力線２７と接続される。ｎＭＯ５，ｐＭＯｓの各一対は
、各々のグー１−電極を共通の連続した構造とし、これ
を入力線２６とする。本実施例においても、ｎＭＯ８で
は（１００）面上を、　ｐＭＯｓでは（１，１−ｏ）面
上をキャリアが伝導するので高速動作が可能である。

本実施例においては、溝間「１部２９を・ｉＥ右方形し
たが、長方形にしても同様に高速動作が可能である。

以上第１．第２．第３及び第４の実施例では（１−ｏ　
Ｏ）基板中に（１−１，０）傾斜面を形成したが、本発
明の高速デバイスは（１１０）基板を用いて、４５°傾
斜した（１．００）傾斜面を形成し、９ＭＯ８を平坦面
に、ｎＭＯ８を傾斜面に作成しても実現ｏｆ能である。

次に本発明による高速ＣＭＯＳデバイスの製造プロセス
を第８図に示すプロセス工程図によって説明する。まず
、ｎ形シリコン（１００）面基板１にｐ形つェル２及び
ｎ形つェル３を形成し、アイソレーション用の０．５−
１．０μｍの厚い５ｉ−０゜膜１−６を形成する。次に
ｎ形つェル表面にＰ形不純物をイオン打ち込みし高濃度
ｐ影領域３０を形成する（第８図ａ）。つづいてＣＶＤ
法によって蒸着した薄いＳ　ｉ　Ｏ２膜３１にホトエツ
チングによって開「１部３２を形成し、これをマスクと
して選択エッチを行い（１１０）傾斜面９を形成する（
第８図ｂ）、、この時マスク開口部は［１００］方向ま
たはこれと垂直な方向によって囲まれる長方形とする。

また、エッチ液は、たとえば飽水ヒドラジン、水及びイ
ソプロピルアルコールをそれぞれ７：２：１に混合させ
たものを５０°Ｃで用いる。次にＳｉＣ２膜を除去し、
厚さ５〜５０ｎｒｎの薄いゲート酸化膜１−０・］１及
びゲル１〜電極１２・１３を形成する。次にｎＭＯ５の
ソースドレイン領域４・５を形成しく第１０図ｃ）、最
後にＰＳＧ膜による表面保護膜３３と電極孔、電極３４
を形成して目的とする高速ＣＭＯ３を実現する（第１０
図ｄ）。

〔発明の効果〕

本発明によれば、０ＭＯ８−１ＭＯ８を同時に移動度の
、大きい面方位に最適化できるので高速動作が可能なＣ
ＭＯＳデバイスが実現できる。従来行われている、平坦
な（１００）面に０ＭＯ８を形成した場合と比較して、
室温におけるＣＭＯＳインバータの遅延は従来値の約８
割まで短縮する。低温１例えば１００に以下では面方位
による移動度差がより増幅されるので同遅延を従来値の
約７割まで短縮できる。

図面の簡＋４ｔな説明 第１図及び第２図は、それぞれ０ＭＯ８及びｐＭＯｓの
トランスコンダクタンス値の面方位依存性を示す図、第
３図は、本発明のＣＭＯＳデバイス構造の第１の実施例
を示す一ヒ面図及びＡ−Ａ’断面図、第４図はｐＭＯＳ
トランジスタのキャリア移動度の面方位依存性を示す図
、第５図は第２の実施例の上面図及びＢ−Ｂ’断面図、
第６図は第３の実施例の上面図及びｃ−ｃ’断面図、第
７図は第４の実施例の」；面図、Ｄ−Ｄ’断面図、Ｅ−
Ｅ’断面図及び等価回路図、第８図は本発明による半導
体装置の製造プロセスを示す図である。

１−　ｎ形シリコン（１００）基板、２；　２ｂ。

２ｃ・・・ｐ形つェル、３・・・ｎ形つェル、４・・・
０ＭＯ８のソース、５−０ＭＯ８のドレイン、６　、６
　ａ　、　６　ｂ　−ｐＭＯｓのドレイン、７　、７　
ａ−ｐＭＯｓのソース、８・・・Ｐ形つェル表面の（１
００）面、９，９ａ、９ｂ。

９Ｃ・・・ｎ形つェル表面の（１１−０）面、１０・・
・ｎＭＯ３のゲート酸化膜、１１．　、１１　ａ　、　
１　ｌ　ｂ　。

Claims (1)

1. 【特許請求の範囲】 １、シリコン基板の第１導電型領域に、第２導電型のＭ
   ＯＳトランジスタを有し、かつ前記基板の第２導電型領
   域に第１導電型のＭＯＳトランジスタを有し、この第１
   導電型ＭＯＳトランジスタのチャネルが形成される半導
   体表面の少なくともその一部に垂直な結晶軸が、前記基
   板面に垂直な結晶軸に対して４５°あるいはその近傍の
   角度だけ傾斜していることを特徴とする半導体装置。 ２、１００°Ｋ以下の温度範囲で動作させる特許請求の
   範囲第１項記載の半導体装置。