JPS6380562A - 相補型半導体装置 - Google Patents

相補型半導体装置

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JPS6380562A
JPS6380562A JP61223735A JP22373586A JPS6380562A JP S6380562 A JPS6380562 A JP S6380562A JP 61223735 A JP61223735 A JP 61223735A JP 22373586 A JP22373586 A JP 22373586A JP S6380562 A JPS6380562 A JP S6380562A
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JP61223735A
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Naoki Kasai
直記 笠井
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリコン基板に高密度に形成される相補型半導
体装置に関する。
〔従来の技術〕
近来、半導体デバイスにおける高集積化が進み、低消費
電力かつ高速動作の期待できる相補型半導体装置の構造
に関して多くの提案がなされている。
従来、基板平面のみを利用して形成されていた半導体素
子も、縮小化の限界から、基板に溝を掘り、側壁を用い
て素子を縦型構造とする報告がある。
たとえば、衣用らにより、第３３回応用物理学関係連合
講演会講演予稿集の５４９ページ３ｐ−Ｑ−１１に発表
された論文において、次の方法が紹介されている。すな
わち、第５図に示すように、ｎ型シリコン基板２１にｎ
ウェル２２とｎウェル２３を形成し、ｎウェル領域に側
壁の結晶面が（１１０）面となるようにシリコンの溝を
形成する。ｐウェル上には通常用いられている平面型の
ｎチャネル電界効果トランジスタを、ｎウェル上には側
壁をチャネルとして用いる縦型のｐチャネル電界効果ト
ランジスタを形成し、相補型半導体装置を構成するもの
である。なお図中、２４は素子を分離するための５ｉ０
２層、２５はｐチャネル電界効果トランジスタのゲート
電極、２６はｐ型拡散層であり、２８はｎチャネル電界
効果トランジスタのゲート電極、２７はｎ型拡散層であ
る。
本構造の特徴は、ｐチャネル電界効果トランジスタの電
流駆動能力が（１００）面より（１１０）面の方が大き
いことを利用して相補型半導体装置の動作の高速化を図
るものである。また、ｎチャネル電界効果トランジスタ
を縦型とすることで素子の高密度化が可能となる。
〔発明が解決しようとする問題点〕
上述した従来の構造の相補型半導体装置において、ｎチ
ャネル電界効果トランジスタを縦型とすることで高密度
化が図られているが、ｎチャネル電界効果トランジスタ
は平面に形成されているために、高密度化を行う余地が
残されている。また縦型と横型を合わせ持つために、製
造工程中のリソグラフィー工程において問題点がある。
本発明の目的は、このような問題点を解決した相補型半
導体装置を提供することにある。
〔問題点を解決するための手段〕
本発明の相補型半導体装置は、シリコン基板に溝側面の
結晶面が（１００）となるように掘られた溝の前記溝側
面に形成された縦型のｎチャネル電界効果トランジスタ
と、前記シリコン基板に溝側面の結晶面が（１１０）と
なるように掘られた溝の前記溝側面に形成された縦型の
ｎチャネル電界効果トランジスタとを有することを特徴
としている。
〔実施例〕
以下、本発明の第１の実施例について図面を用いて詳細
に説明する。
第１図は、本発明の第１の実施例の相補型半導体装置の
断面と表面を示す斜視図である。この相補型半導体装置
は、面方位（１１０）ｐ型基板１に、素子を分離する５
ｉ０２層２及びｎウェル３が設けられている。ｎウェル
領域には側面の結晶面が（１１０）である溝が、及びＰ
型基板領域には側面の結晶面が（１００）である溝が形
成されている。（１１０）面と（１００）面とは直交し
ている。すなわち、（１１０）基板では、矩形溝パター
ンを形成すると、一方の相対面する溝側面が（１００）
面となり、他方の相対面する溝側面が（１１０）面とな
る条件がある。
（１１０）溝側面５にゲート電極４が形成されており、
溝底部及び表面にはソース及びドレインとなるｐ型拡散
層７，８が形成され、ｎチャネル電界効果トランジスタ
が構成されている。一方、（１００）溝側面６にゲート
電極４が形成されており、溝底部および表面にはソース
およびドレインとなるｎ型拡散層９．１０が形成され、
ｎチャネル電界効果トランジスタが構成されている。こ
れら、ｎチャネル電界効果トランジスタおよびｎチャネ
ル電界効果トランジスタにより相補型半導体装置が構成
される。
第１実施例の構成の理解を助けるために、第２図に基づ
いてその製造方法を説明する。
第２図は、本発明の第１の実施例を説明するための試料
の構造を、主な製造工程における断面および表面を示す
斜視図である。第２図（ａ）において、面方位（１１０
）ｐ型シリコン基板１に、素子を分離するための５ｉ０
２層２を形成し、イオン注入法と熱アニール工程により
ｎウェル３を形成する。
次にｎウェル領域では溝側壁の面方位が（１１０）面５
となるように、ｐ型基板領域では溝側壁の面方位が（１
００）面６となるように、深さ約１μｍの垂直形状の溝
を形成すると第２図（ｂ）となる。
次に、溝側壁にゲート絶縁膜を形成した後、溝側面と所
望の表面にゲート電極４を形成し、続いてイオン注入法
によりｎウェル領域の３ｉ表面にｐ型拡散層７，８を、
ｐ型基板領域のＳｉ表面にｎ型拡散層９，１０を形成す
ると第２図（ｃ）となる。
以後は、通常用いられる層間絶縁膜堆積工程およびアル
ミニウム配線工程等を経て、結晶面が（１００）である
溝側面６に縦型のｎチャネル電界効果トランジスタが、
結晶面が（１１０）である溝側面５に縦型のｎチャネル
電界効果トランジスタが形成され、相補型半導体装置が
構成される。
次に、本発明の第２の実施例について図面を用いて詳細
に説明する。
第３図は本発明の第２の実施例を説明するための相補型
半導体装置の断面と表面を表す斜視図である。この相補
型半導体装置は、面方位（１００）ｐ型基板１１に、素
子を分離するＳｉ０２層１２を及びｎウェル１３が設け
られている。ｎウェル領域には側面の結晶面が（１１０
）である溝が、及びｐ型基板領域には側面の結晶面が（
１００）である溝が形成されている。（１１０）面と（
１００）面とは４５・０の角度をなしている。すなわち
、（１００）基板では、溝を形成する際に上面から見て
鋭角が４５°となる平行四辺形となるように垂直溝を形
成すると、一方の相対する溝側面が（１００）となり、
他方の相対する溝側面が（１１０）面となる条件がある
。
（１１０）溝側面１５にゲート電極１４が形成されてお
り、溝底部および表面にはソース及びドレインとなるｐ
型拡散層１７．１８が形成され、ｐチャネル電界効果ト
ランジスタが構成されている。一方、（１００）溝側面
１６にゲート電極１４が形成されており、溝底部および
表面にはソース及びドレインとなるｎ型拡散層１９．２
０が形成され、ｎチャネル電界効果が構成されている。
これらｐチャネル電界効果トランジスタ及びｎチャネル
電界効果トランジスタにより相補型半導体装置を構成し
ている。
第２実施例の構成の理解を助けるために、第４図に基づ
いてその製造方法を説明する。
第４図は、本発明の第２の実施例を説明するための試料
の構造を、主な製造工程における断面および表面を示す
斜視図である。第４図（ａ）において、面方位（１００
）ｐ型シリコン基板１１に、素子を分離するための５ｉ
０２層１２を形成し、イオン注入法と熱アニール工程に
よりｎウェル１３を形成する。
次にｎウェル領域では溝側壁の面方位が（１１０）面１
５となるように、ｐ型基板領域では溝側壁の面方位が（
１００”）面１６となるように、深さ約１μｍの垂直形
状の溝を形成すると第４図（ｂ）となる。
次に、溝側壁にゲート絶縁膜を形成した後、溝側面と所
望の表面にゲート電極１４を形成し、続いてイオン注入
法によりｎウェル領域のＳｉ表面にｐ型拡散層１７．１
８を、ｐ型基板領域のＳｉ表面にｎ型拡散層１９．２０
を形成すると第４図（ｃ）となる。
以後は、通常用いられる眉間絶縁膜堆積工程およびアル
ミニウム配線工程等を経て、結晶面が（１００）である
溝側面１６に縦型のｎチャネル電界効果トランジスタが
、結晶面が（１１０）である溝側面１５に縦型のｐチャ
ネル電界効果トランジスタが形成され、相補型半導体装
置が構成される。
以上第１および第２の実施例においては、ｐ型基板でｎ
ウェルを形成したが、ｎ型基板を用いてｐウェルを形成
したものでもよい。
〔発明の効果〕
本発明によれば、両翼電型電界効果トランジスタともに
縦型とし、しかも素子の駆動能力が大きく、かつ高密度
の相補型半導体装置を得ることができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例における相補型半導体装
置の断面および表面を示す斜視図、第２図は第１の実施
例の主な製造工程における断面および表面を示す斜視図
、 第３図は本発明の第２の実施例における相補型半導体装
置の断面および表面を示す斜視図、第４図は第２の実施
例の主な製造工程における断面および表面を示す斜視図
、 第５図は従来構造の相補型半導体装置の断面構造を示す
模式図である。 １・・・・・　（１１０）ｐ型Ｓｉ基板２．１２．２４
・・Ｓ　ｉ　０２層 ３．１３．２２・・ｎウェル ４．１４．２５・・ゲート電極 ５．１５　・・・　（１１０）溝側面 ６．１６　　・・・　（１００）溝側面７．１７　・・
・溝底部ｐ型拡散層 ８．１８　・・・表面ｐ型拡散層 ９．１９　・・・溝底部ｎ型拡散層 １０．２０　　・・・表面ｎ型拡散層 １１・・・・・　（１００）ｐ型Ｓｉ基板２３・・・・
・ｐウェル ２６・・・・・ｐ型拡散層 ２７・・・・・ｎ型拡散層 １°−（１１ｏ）ｐ’ＩＳ　　ｉ　＝Ｈ反　　　　　６
　・−（１００１又（ａ’１ｉｌｆｆｉ２−−−５ｉ○
２１ｉｉ　　　　　　　　７−　　溝底部ｐ型処散層３
−−−ｎウェル　　　　　　　　８−・表面ｐ型拡散１
４−−−ゲ′−ト＠楊　　　　　　　　　　９−−一溝
底自ｔｓｎ型十広敗層５−−−（１１０）溝側面　　　
　　１０−０表面ｎ型拡散屡１１−・（１００）ｐ　型
ＳｉＪ艮１反　　　　１６−−・（１００）１矧りｄ凸
１２−−−５ｉ○２Ｍ＋７−・／異Ｘ５部ｐ型拡散層Ｄ
−−−ｎウェル　　　　　　　１８・−表面ｐ型拡散薯
１４−ゲート＠極　　　　　　１９−・−溝底部ｎ型拡
散層１５−（１１Ｑ）溝９１面　　　　　　２０−　表
面ｎ型拡散層第３図 第４図

Claims (1)

    【特許請求の範囲】
  1. （１）シリコン基板に溝側面の結晶面が（１００）とな
    るように掘られた溝の前記溝側面に形成された縦型のｎ
    チャネル電界効果トランジスタと、前記シリコン基板に
    溝側面の結晶面が（１１０）となるように掘られた溝の
    前記溝側面に形成された縦型のｐチャネル電界効果トラ
    ンジスタとを有することを特徴とする相補型半導体装置
    。
JP61223735A 1986-09-24 1986-09-24 相補型半導体装置 Pending JPS6380562A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP61223735A JPS6380562A (ja) 1986-09-24 1986-09-24 相補型半導体装置
EP19870113917 EP0261666B1 (en) 1986-09-24 1987-09-23 Complementary type insulated gate field effect transistor
DE19873780895 DE3780895T2 (de) 1986-09-24 1987-09-23 Komplementaerer feldeffekt-transistor mit isoliertem gate.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61223735A JPS6380562A (ja) 1986-09-24 1986-09-24 相補型半導体装置

Publications (1)

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JPS6380562A true JPS6380562A (ja) 1988-04-11

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ID=16802869

Family Applications (1)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4971926A (en) * 1984-08-28 1990-11-20 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
JP2009526390A (ja) * 2006-02-09 2009-07-16 インターナショナル・ビジネス・マシーンズ・コーポレーション ハイブリッド・チャネル配向を伴うｃｍｏｓ素子およびその製造方法

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