JPH04162727A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04162727A JPH04162727A JP28916190A JP28916190A JPH04162727A JP H04162727 A JPH04162727 A JP H04162727A JP 28916190 A JP28916190 A JP 28916190A JP 28916190 A JP28916190 A JP 28916190A JP H04162727 A JPH04162727 A JP H04162727A
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Landscapes
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- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
゛〔概要〕
ＳＯＩ構造のＭＯ３型電界効果トランジスタ（ＦＥＴ）
の製造方法に関し。
の製造方法に関し。
チャネル部が基板と接続されたＳＯＩ構造のＭＯＳＦＥ
Ｔをバルク結晶を用いて作製できる方法を提供し、 Ｌ
ＳＩの性能向上と製造法の最適化をはかることを目的と
し。
Ｔをバルク結晶を用いて作製できる方法を提供し、 Ｌ
ＳＩの性能向上と製造法の最適化をはかることを目的と
し。
一導電型半導体基板表面（１）に島状の突起（３）を形
成する工程と９次いで、該突起上にゲート絶縁膜（５）
を介してゲート（６）をパターニング形成し、該ケート
の両側の該突起内に反対導電型不純物を導入してソース
ドレイン領域（７）を形成する工程と９次いで、該突起
を耐酸化膜（２＋、 （８）、 （９）で覆って、該基
板表面を酸化し、該突起が少なくともゲートの下部で該
基板と接続し、その他の領域が該基板から分離されるよ
うに素子分離用酸化膜αＯ）を形成する工程とを有する
ように構成する。
成する工程と９次いで、該突起上にゲート絶縁膜（５）
を介してゲート（６）をパターニング形成し、該ケート
の両側の該突起内に反対導電型不純物を導入してソース
ドレイン領域（７）を形成する工程と９次いで、該突起
を耐酸化膜（２＋、 （８）、 （９）で覆って、該基
板表面を酸化し、該突起が少なくともゲートの下部で該
基板と接続し、その他の領域が該基板から分離されるよ
うに素子分離用酸化膜αＯ）を形成する工程とを有する
ように構成する。
本発明はＳＯＩ構造のＭＯＳ ＦＥＴの製造方法に関す
る。
る。
近年、 ＬＳＩの高速化、高集積化にともない。
Ｓｏｌ構造の素子が用いられるようになり、その性能の
向上が要求されるようになってきた。
向上が要求されるようになってきた。
本発明はこの要求に対応したＭＯＳ ＦＥＴの製造方法
として利用できる。
として利用できる。
ＬＳＩの構成素子の一つであるＭＯＳ ＦＥＴは微小化
するとその電圧駆動能力が増大することから、より一層
縮小化が進んでいる。
するとその電圧駆動能力が増大することから、より一層
縮小化が進んでいる。
ところが、 ＭＯＳ ＦＥＴを使用したメモリ等はＴＴ
Ｌとの互換性の要求から動作電圧を下げられない事情が
ある。
Ｌとの互換性の要求から動作電圧を下げられない事情が
ある。
電源電圧を下げられないことにより、微細化すると短チ
ヤネル効果やホットキャリア効果等が発生する。これら
の効果はドレイン近傍の電界が大きくなるために生ずる
。
ヤネル効果やホットキャリア効果等が発生する。これら
の効果はドレイン近傍の電界が大きくなるために生ずる
。
この大きな電界により。
■ ドレイン接合の空乏層がより広がり、しきい値電圧
が下がる。
が下がる。
■ キャリアの電子が大きな電界で加速されて高エネル
ギー状態のホットエレクトロンとなり、ドレイン端でシ
リコン格子と衝突して電子−正孔対を大量に発生する（
Ｉｍｐａｃｔ Ｉｏｎｉｚａｔｉｏｎ） ｏこの大量に
発生された電子はゲート電圧に引かれて、ゲート酸化膜
中に注入される。注入された電子は負の電荷として働き
、その結果しきい値電圧は上がり、伝達コンダクタンス
は下がる。
ギー状態のホットエレクトロンとなり、ドレイン端でシ
リコン格子と衝突して電子−正孔対を大量に発生する（
Ｉｍｐａｃｔ Ｉｏｎｉｚａｔｉｏｎ） ｏこの大量に
発生された電子はゲート電圧に引かれて、ゲート酸化膜
中に注入される。注入された電子は負の電荷として働き
、その結果しきい値電圧は上がり、伝達コンダクタンス
は下がる。
これらの現象を回避するために、いろいろな方法が試み
られており９例えばドレイン接合を浅くする法、ドレイ
ンエンジニアリング法等がある。
られており９例えばドレイン接合を浅くする法、ドレイ
ンエンジニアリング法等がある。
ドレインエンジニアリング法とは、ドレイン端近傍の電
界を弱める方法であり１周知のＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造やＤＤＤ （Ｄｏｕｂ
ｌｅＤｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造が採られてい
る。
界を弱める方法であり１周知のＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造やＤＤＤ （Ｄｏｕｂ
ｌｅＤｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造が採られてい
る。
しかし、このような構造ではソース、ドレイン。
チャネルがバルク結晶（基板結晶）に接しているため、
寄生容量が大きくなり高速化が望めない。
寄生容量が大きくなり高速化が望めない。
そのためにＳｏｌ構造が用いられるが、これは結晶性の
制御が困難である。
制御が困難である。
現状では、 ＳＯＩ構造の製法はつぎの２通りがある。
■ レーザによる再結晶法
■ Ｌａｔｅｒａｌ Ｓｅｅｄｉｎｇ（横方向固相成長
）法規状では、これらの方法を用いて作製したＭＯＳＦ
ＥＴは通常のバルク結晶で作製したものより結晶性が悪
（性能が落ちる。
）法規状では、これらの方法を用いて作製したＭＯＳＦ
ＥＴは通常のバルク結晶で作製したものより結晶性が悪
（性能が落ちる。
また、 ＳＯＩ構造のＭＯＳ ＦＢＴには固有の問題が
あって、チャネルが完全に浮いた状態になるため。
あって、チャネルが完全に浮いた状態になるため。
動作電圧が上昇してゆくとソース、チャネル、ドレイン
領域で構成される寄生バイポーラトランジスタにより動
作状態が狂ってしまうようになる。
領域で構成される寄生バイポーラトランジスタにより動
作状態が狂ってしまうようになる。
これを防止するために、チャネル部を接地する必要があ
る。この要求を満たす方法につぎの３通りの方法がある
。
る。この要求を満たす方法につぎの３通りの方法がある
。
■ ５ｅｅｄ Ｃｈａｎｎｅｌ ＳＯＩ構造とする。
一般にＳＯ■構造のＦＥＴを動作させると、前記のＩｍ
ｐａｃｔ Ｉｏｎｉｚａｔｉｏｎにより生じた正孔がゲ
ート電圧に反発して基板側に引かれるが９通常のＭＯＳ
ＦＥＴでは基板は接地または負にバイアスされているか
ら問題はないが、 ＳＯＩ構造ではこの正孔は逃げ場が
ないからチャネル部に溜まり、チャネル部が正にバイア
スされたのと同等になり、その結果。
ｐａｃｔ Ｉｏｎｉｚａｔｉｏｎにより生じた正孔がゲ
ート電圧に反発して基板側に引かれるが９通常のＭＯＳ
ＦＥＴでは基板は接地または負にバイアスされているか
ら問題はないが、 ＳＯＩ構造ではこの正孔は逃げ場が
ないからチャネル部に溜まり、チャネル部が正にバイア
スされたのと同等になり、その結果。
ＦＥＴの しきい値電圧は下がり、伝達コンダクタンス
は上がるようになる。
は上がるようになる。
この現象は、 ＦＥＴの動作中に突然起こり、予測不可
能である。
能である。
５ｅｅｄ Ｃｈａｎｎｅｌ ＳＯＩ構造とは、 ＳＯＩ
構造のＦＥＴで上記正孔の逃げ場を作るために、基板上
に被着された絶縁膜に開けられた５ｅｅｄ Ｈｏ１ｅ（
チャネル形成部に設けられた）から横方向のエピタキシ
により素子形成層を成長するものである。
構造のＦＥＴで上記正孔の逃げ場を作るために、基板上
に被着された絶縁膜に開けられた５ｅｅｄ Ｈｏ１ｅ（
チャネル形成部に設けられた）から横方向のエピタキシ
により素子形成層を成長するものである。
■ ソース構造をｐ型とｎ型が入り交じったものにする
。
。
この構造は、チャネル部はｐ型で、チャネル部からの正
孔の逃げ道をソース側に作るため、ソースはｐ型とｎ型
とが入り交じった構造にしたちのである。
孔の逃げ道をソース側に作るため、ソースはｐ型とｎ型
とが入り交じった構造にしたちのである。
例えば、チャネル部に接してチャネル長方向にｐ型層と
ｎ型層を交互につくり、ｐ型層をまとめて接地するよう
にする。
ｎ型層を交互につくり、ｐ型層をまとめて接地するよう
にする。
しかし、この構造は作成が非常に困難である。
■ バックゲート電極を設ける。
これらの方法は基本的にレーザ再結晶法を用いるため、
上記のように結晶性が悪く性能制御が困難である。
上記のように結晶性が悪く性能制御が困難である。
以上のように、 ＳＯＩ構造のＭＯＳ ＦＥＴは結晶性
が良ければ高性能化が期待できるが、製造法が最適化さ
れていないため、バルク結晶で作製したＭＯＳＦＥＴよ
り性能が劣るという問題があった。
が良ければ高性能化が期待できるが、製造法が最適化さ
れていないため、バルク結晶で作製したＭＯＳＦＥＴよ
り性能が劣るという問題があった。
上記のように、バルクＭＯ３ＦＥＴでは寄生容量のため
に高速化が阻害され、 ＳＯＩ構造のＭＯＳ ＦＥＴで
は製造法が最適化されていない。
に高速化が阻害され、 ＳＯＩ構造のＭＯＳ ＦＥＴで
は製造法が最適化されていない。
本発明はチャネル部が基板と接続されたＳＯＩ構造（前
記の５ｅｅｄ Ｃｈａｎｎｅｌ ＳＯＩ構造）のＭＯＳ
ＦＥＴをバルク結晶を用いて作製できる方法を提供し
。
記の５ｅｅｄ Ｃｈａｎｎｅｌ ＳＯＩ構造）のＭＯＳ
ＦＥＴをバルク結晶を用いて作製できる方法を提供し
。
ＬＳＩの性能向上と製造の最適化をはかることを目的と
する。
する。
上記課題の解決は、−導電型半導体基板表面（１）に島
状の突起（３）を形成する工程と９次いで、該突起上に
ゲート絶縁膜（５）を介してゲート（６）をパターニン
グ形成し、該ゲートの両側の該突起内に反対導電型不純
物を導入してソースドレイン領域（７）を形成する工程
と９次いで、該突起を耐酸化膜（２）。
状の突起（３）を形成する工程と９次いで、該突起上に
ゲート絶縁膜（５）を介してゲート（６）をパターニン
グ形成し、該ゲートの両側の該突起内に反対導電型不純
物を導入してソースドレイン領域（７）を形成する工程
と９次いで、該突起を耐酸化膜（２）。
（８）、 （９）で覆って、該基板表面を酸化し、該突
起が少なくともゲートの下部で該基板と接続し、その他
の領域が該基板から分離されるように素子分離用酸化膜
（１０）を形成する工程とを有する半導体装置の製造方
法により達成される。
起が少なくともゲートの下部で該基板と接続し、その他
の領域が該基板から分離されるように素子分離用酸化膜
（１０）を形成する工程とを有する半導体装置の製造方
法により達成される。
本発明は予めバルク基板をエツチングして形成した突起
にゲート、ソース、ドレインを作り込んでおき、突起を
耐酸化膜で覆って基板を熱酸化してゲート下のチャネル
部を除いて突起が基板から分離されるように素子分離用
酸化膜を形成することにより、チャネル部が基板と接続
されたＳＯＩ構造のＭＯＳ ＦＥＴを形成するようにし
たものである。
にゲート、ソース、ドレインを作り込んでおき、突起を
耐酸化膜で覆って基板を熱酸化してゲート下のチャネル
部を除いて突起が基板から分離されるように素子分離用
酸化膜を形成することにより、チャネル部が基板と接続
されたＳＯＩ構造のＭＯＳ ＦＥＴを形成するようにし
たものである。
上記の素子分離用酸化膜の形成に９通常行われるＬＯＧ
Ｏ３（部分酸化法）を用いてチャネル部を除いて突起の
下側まで酸化膜を形成する。
Ｏ３（部分酸化法）を用いてチャネル部を除いて突起の
下側まで酸化膜を形成する。
この結果、突起は分離されたバルク結晶からなり従って
結晶性がよ＜、シかもチャネル部だけが基板と接続され
た構造が得られて寄生バイポーラトランジスタ効果を防
止できる。
結晶性がよ＜、シかもチャネル部だけが基板と接続され
た構造が得られて寄生バイポーラトランジスタ効果を防
止できる。
また酸化の際に、チャネル部をチャネル長方向に直交し
て形成されたゲートも耐酸化膜で覆われているため、酸
素がチャネル部に侵入することを抑えることができる。
て形成されたゲートも耐酸化膜で覆われているため、酸
素がチャネル部に侵入することを抑えることができる。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明する断
面図である。
面図である。
第１図（ａ）において、ｐ型で抵抗率が１０ΩｃＩｒｌ
のシリコン（Ｓｉ）基板１の上に気相成長（ＣＶＤ）法
により厚さ５００人の窒化シリコン（ｓｉ３Ｎ４）膜２
を堆積する。
のシリコン（Ｓｉ）基板１の上に気相成長（ＣＶＤ）法
により厚さ５００人の窒化シリコン（ｓｉ３Ｎ４）膜２
を堆積する。
第１図（ｂ）において１通常のりソゲラフイエ程により
Ｓｉ３Ｎ４膜２およびＳｉ基板ｌをエツチングしてバル
ク結晶（基板結晶）からなる高さ１０００人の突起３を
形成する。
Ｓｉ３Ｎ４膜２およびＳｉ基板ｌをエツチングしてバル
ク結晶（基板結晶）からなる高さ１０００人の突起３を
形成する。
エツチングは反応ガスとしてＣＦ４＋Ｏ□を用い。
これを０．５Ｔｏｒｒに減圧した雰囲気中でＲＦ電力を
基板当たり３００ Ｗ印加して行った。
基板当たり３００ Ｗ印加して行った。
第１図（Ｃ）以下の図は、第１図（ｂ）の断面図に対し
直角の方向の断面を示す図である。
直角の方向の断面を示す図である。
第１図（Ｃ）において、突起３の表面に被着されている
Ｓｉ３Ｎ４膜２のゲート形成領域にゲート酸化膜形成用
の窓４を開ける。
Ｓｉ３Ｎ４膜２のゲート形成領域にゲート酸化膜形成用
の窓４を開ける。
次いで、基板表面を１０００°Ｃのドライ酸化を行い窓
４内にゲート酸化膜５として厚さ１５０人の二酸化シリ
コン（ＳｉＯ□）膜を形成する。
４内にゲート酸化膜５として厚さ１５０人の二酸化シリ
コン（ＳｉＯ□）膜を形成する。
この際同時に、突起の側壁および基板表面にも厚さ１５
０人のＳｉＯ□膜５Ａが形成される。
０人のＳｉＯ□膜５Ａが形成される。
第１図（ｅ）において、ゲート材料としてポリシリコン
膜を厚さ１０００人堆積し、燐イオン（Ｐ＋）をエネル
ギー２０ Ｋｅｙ、 ドーズ量ＩＥ１５ｃｌ’で注入
する。
膜を厚さ１０００人堆積し、燐イオン（Ｐ＋）をエネル
ギー２０ Ｋｅｙ、 ドーズ量ＩＥ１５ｃｌ’で注入
する。
次いで、ポリシリコン膜をパターニングしてゲート６を
形成する。
形成する。
次いで、基板上に厚さ５００Ａの５ｉｓＮ４膜を堆積し
、パターニングしてゲートの上にＳｉ３Ｎ４膜８を形成
する。
、パターニングしてゲートの上にＳｉ３Ｎ４膜８を形成
する。
次いで、斜めイオン注入法を用いて砒素イオン（Ａｓ”
）をエネルギー２０ ＫｅＶ、 ドーズ量ＩＥ１５ｃ
ｍ−”で注入し、突起３内にソースドレイン領域７を形
成する。
）をエネルギー２０ ＫｅＶ、 ドーズ量ＩＥ１５ｃ
ｍ−”で注入し、突起３内にソースドレイン領域７を形
成する。
第１図げ）において、基板上全面に厚さ５００人の５ｉ
ｓＮ４膜９を堆積し、この膜を全面エツチングして、ゲ
ート６の上面と側壁、およびソースドレイン領域７の上
面と側壁にＳｉ３Ｎ４膜が残るようにして基板面を露出
させる。
ｓＮ４膜９を堆積し、この膜を全面エツチングして、ゲ
ート６の上面と側壁、およびソースドレイン領域７の上
面と側壁にＳｉ３Ｎ４膜が残るようにして基板面を露出
させる。
第１図（ｇ）において、５ｉＪ４膜をマスクにして９０
０°Ｃのスチーム酸化により素子分離酸化膜として５ｉ
ｎ２膜ｌＯを形成する。
０°Ｃのスチーム酸化により素子分離酸化膜として５ｉ
ｎ２膜ｌＯを形成する。
ＳｉＯ□膜ｌＯの酸化時間ははＦＥＴの種類によりチャ
ネル部が開口する条件を選ぶようにする。
ネル部が開口する条件を選ぶようにする。
以上で主要なプロセスが終わり、この後は通常のプロセ
スにより被覆絶縁膜の堆積、コンタクトホールの開口、
配線を行ってＦＥＴを完成させる。
スにより被覆絶縁膜の堆積、コンタクトホールの開口、
配線を行ってＦＥＴを完成させる。
第２図（ａ）〜（ｄ）は上記の実施例のＦＥＴ要部の平
面図、 Ａ−Ａ断面図、 Ｂ−Ｂ断面図およびＣ−Ｃ断
面図である。
面図、 Ａ−Ａ断面図、 Ｂ−Ｂ断面図およびＣ−Ｃ断
面図である。
以上説明したように本発明によれば、チャネル部が基板
と接続されたＳＯＩ構造のＭＯＳ ＦＥＴをバルク結晶
を用いて自己整合で作製できるようになった。
と接続されたＳＯＩ構造のＭＯＳ ＦＥＴをバルク結晶
を用いて自己整合で作製できるようになった。
この結果、 ＬＳＩの性能と生産性を向上することがで
きるようになった。
きるようになった。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明する断
面図。 第２図（ａ）〜（ｄ）は実施例のＦＥＴの平面図、 Ａ
−Ａ断面図、 Ｂ−Ｂ断面図およびＣ−Ｃ断面図である
。 図において。 １は半導体基板でｐ−Ｓ ｉ基板。 ２は５ｉｓＮ４膜。 ３はバルク結晶（基板結晶）からなる突起。 ４はゲート酸化膜形成用の窓。 ５はゲート酸化膜でＳｉＯ□膜。 ５Ａは５ｉＯｚ膜。 ６はゲート。 ７はソースドレイン領域。 ８．９は５ｉｓＮ４膜。 １０は素子分離酸化膜でＳｉＯ２膜 天婿伊１の断面図 第１叉 Ａ （α）Ｖ−面図 （Ｃ）Ｂ−８断面 夫ｖＰ！１’ＡのＦＥＴ豐師の平面図と第 ２ 図 （し）、４−ＡＷｌｋ面 ！ （ｄ）Ｃ−Ｃｌｆｒ面 二＠面図
面図。 第２図（ａ）〜（ｄ）は実施例のＦＥＴの平面図、 Ａ
−Ａ断面図、 Ｂ−Ｂ断面図およびＣ−Ｃ断面図である
。 図において。 １は半導体基板でｐ−Ｓ ｉ基板。 ２は５ｉｓＮ４膜。 ３はバルク結晶（基板結晶）からなる突起。 ４はゲート酸化膜形成用の窓。 ５はゲート酸化膜でＳｉＯ□膜。 ５Ａは５ｉＯｚ膜。 ６はゲート。 ７はソースドレイン領域。 ８．９は５ｉｓＮ４膜。 １０は素子分離酸化膜でＳｉＯ２膜 天婿伊１の断面図 第１叉 Ａ （α）Ｖ−面図 （Ｃ）Ｂ−８断面 夫ｖＰ！１’ＡのＦＥＴ豐師の平面図と第 ２ 図 （し）、４−ＡＷｌｋ面 ！ （ｄ）Ｃ−Ｃｌｆｒ面 二＠面図
Claims (1)
- 【特許請求の範囲】 一導電型半導体基板表面（１）に島状の突起（３）を
形成する工程と、 次いで、該突起上にゲート絶縁膜（５）を介してゲート
（６）をパターニング形成し、該ゲートの両側の該突起
内に反対導電型不純物を導入してソースドレイン領域（
７）を形成する工程と、 次いで、該突起を耐酸化膜（２）、（８）、（９）で覆
って、該基板表面を酸化し、該突起が少なくともゲート
の下部で該基板と接続し、その他の領域が該基板から分
離されるように素子分離用酸化膜（１０）を形成する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28916190A JPH04162727A (ja) | 1990-10-26 | 1990-10-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28916190A JPH04162727A (ja) | 1990-10-26 | 1990-10-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162727A true JPH04162727A (ja) | 1992-06-08 |
Family
ID=17739552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28916190A Pending JPH04162727A (ja) | 1990-10-26 | 1990-10-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162727A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010876A (ja) * | 2006-06-29 | 2008-01-17 | Internatl Business Mach Corp <Ibm> | フィンｆｅｔデバイスの構造およびその製造方法 |
| US7449375B2 (en) | 2003-03-17 | 2008-11-11 | Kabushiki Kaisha Toshiba | Fin semiconductor device and method for fabricating the same |
| JP2008311678A (ja) * | 2008-08-22 | 2008-12-25 | Toshiba Corp | 電界効果トランジスタ、集積回路素子、及びそれらの製造方法 |
-
1990
- 1990-10-26 JP JP28916190A patent/JPH04162727A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449375B2 (en) | 2003-03-17 | 2008-11-11 | Kabushiki Kaisha Toshiba | Fin semiconductor device and method for fabricating the same |
| JP2008010876A (ja) * | 2006-06-29 | 2008-01-17 | Internatl Business Mach Corp <Ibm> | フィンｆｅｔデバイスの構造およびその製造方法 |
| JP2013123077A (ja) * | 2006-06-29 | 2013-06-20 | Internatl Business Mach Corp <Ibm> | フィンｆｅｔデバイスの構造およびその製造方法 |
| JP2008311678A (ja) * | 2008-08-22 | 2008-12-25 | Toshiba Corp | 電界効果トランジスタ、集積回路素子、及びそれらの製造方法 |
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