JPH04192359A

JPH04192359A - 半導体装置及びその半導体装置の製造方法

Info

Publication number: JPH04192359A
Application number: JP32009590A
Authority: JP
Inventors: Hiroi Ootake; 大竹　弘亥
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-11-24
Filing date: 1990-11-24
Publication date: 1992-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野この発明は高速の大規模集積回路などに好適に実施され
る半導体装置及びその製造方法に関するものである。

（ロ）従来の技術膜厚が３０〜ｉｏｏｎｍ程度の超薄膜５ＯＩ（Ｓｉｏｎ
ｉｎｓｕｌａｔｏ’ｒ）素子では高いキアリア移動度、
高い電流駆動力を有する等多くの利点を備え、超高速素
子の実現のために注目されている。

従来のこの覆の素子の製造方法として、レーザビーム、
電子ビームによる多結晶シリコンの溶融固化や酸素注入
等によりシリコン基板上に予めイオン注入層を形成した
後、アニール処理により３００ｎｍ薄膜程度の厚膜のＳ
ＯＩ基板を作製し、次いで熱酸化やドライエツチングを
施すことにより１１００ｎ程度の超薄＠ＳＯＩ基板を得
て、そこに素子が組み込まれている。・（ハ）発明が解決しようとする縄題しかし、上述の方法で作成された薄膜ＳＯＩ素子におい
ては、不純物生人層形成後に活性層を作成するから、結
晶欠陥の課題が残っている。例えば、転移密度１０４〜
１０’ｃｍ−”存在する。このため大規模集積回路の歩
留りを低下させる原因となる。

また、ウェハーの単位時間当たりの処理枚数、いわゆる
スルーブツトが低い等量産性に課題を有する。

この発明の目的は、上記技術的課題を解決し、結晶欠陥
の発生を防止でき、大規模集積回路の信頼性を向上した
半導体装置の製造方法を提供することである。

（ニ）課題を解決するための手段この発明は、膜厚が３０〜１１００ｎの超薄膜ＳＯＩ（
Ｓｉ　ｏｎ　Ｉｎ５ｕｌａｔｏｒ）素子を形成するに際
して、（ｉ）第１ホトレジストパターンを有するシリコ
ン基板上に、全面に、不純物を上記パターンを介して導
入し、シリコン基板の表面から下方へ順次活性領域およ
び不純物注入領域をそれぞれ所定厚に形成し、第１ホト
レジストパターンを除去した後、（ｉｊ）上記活性領域
を含むシリコン基板上に、全面に、Ｓｉ３Ｎ４１Ｆを積
層した後、第２ホトレジストパターンを形成し、（Ｉｉ
）そのパターンをマスクとして、ｓｉｓＮ４Ｍ及び活性
領域を介して上記注入領域の両端部分に達する深さまで
ンリコン基盤のエツチングをおこない、活性領域の中央
部分を残して厚膜のＳＯＩ基板部を形成し、第２ホトレ
ジストパターンを除去した後、（Ｉ＋）上記エツチング
によってパターン形成されたＳｉ３Ｎｔ膜をマスクとし
て、上記厚膜のＳｏｔ基板部とシリコン基板間に残存す
る注入領域部分のみを選択的にエツチングし、それによ
って厚膜のＳＯＩ基板部およびシリコン基板間に大きな
隙間を形成し、Ｓｉ３Ｎ４’ｌｌを除去した後、（ｖ）
厚膜のＳＯＩ基板部を含むシリコン基板上に、全面に、
熱酸化によって絶縁膜を形成し、それによって上記大き
な隙間を絶縁膜で埋設するとともに、厚膜のＳＯＩ基板
部を超薄膜のＳＯＩ基板部に変換し、（ｉｉｉ）シリコ
ン基板上面の熱酸化によって形成された絶縁膜のエッチ
バックをおこなって超薄１に’３０［基板を形成するこ
とを特徴とする半導体装置の製造方法を提供するもので
ある。

さらにこの発明は、別の観点から、膜厚が３０〜１００
ｎ１１１の超薄ｍｉｓ　Ｏ！　（Ｓｉ　ｏｎＩ　ｎ５ｕ
ｌａｔｏｒ）素子を形成するに際して、（ｉｉｉ）＊　
１ホトレジストパターンを有するシリコン基板上に、全
面に、不純物を上記パターンを介して導入し、シリコン
基板の表面から下方へ順次活性領域および不純物注入領
域をそれぞれ所定厚に形成し、第１ホトレジストパター
ンを除去した後、（ｉ１）上記活性領域を含むシリコン
基板上に、全面に、ＳｉｓＮ−１１１を積層した後、第
２ホトレジストパターンを形成し、（ｉｉ）そのパター
ンをマスクとしてＳｉｓＮ４膜及び活性領域を介して上
記注入領域の両端部分に達する深さまでシリコン基板の
エツチングをおこない、活性領域の中央部分を残して厚
膜のＳＯｆ基板部を形成し、第２ホトレジストパターン
を除去した後、（）Ｙ）上記エツチングによってパター
ン形成されたＳｉ３１＋４膜をマスクとし、上記厚膜の
　ＳＯＩ基板部とシリコン基板間に残存する注入領域部
分のみを選択的にエツチングし、それによって厚膜のＳ
ＯＩ基板部及びシリコン基板間に大きな隙間を形成し、
ＳｉａＮ＋膜を除去した後、（ｖ）厚膜のＳＯＩ基板部
を含むシリコン基板上に、全面に、熱酸化によって絶縁
膜を形成し、上記大きな隙間を絶縁膜によって小さな隙
間に変換するとともに、厚膜のＳＯＩ基板部を超薄膜の
ＳＯＩ基板部に変換し、（ｖｌ）上記小さな隙間及び絶
縁膜を含むシリコン基板上に、全面に、導電膜を積層し
て小さな隙間を導［膜で埋設し、（ｖｉ）シリコン基板
上面の、熱酸化によって形成された絶縁膜および導電膜
をエッチバックして超薄膜ｓｏｉ基板を形成することを
特徴とする半導体装置の製造方法を提供する。

すなわち、シリコン基板表面に超薄膜のＳＯＩ構造を作
成するために、ＳｏＩ基板部となるべき活性領域を不純
物注入領域と同時に形成するようにしたので、無欠陥の
ＳＯＩを作成できる。

また、この発明は、エピタキシャル成長法などの手間の
かかる膜形成工程を用いることなくシリコン基板表面に
超薄膜のＳＯＩ構造を容易な方法で得ることができる。

具体的には、（イ）シリコン基板内へのリンイオン注入工程、（ロ）
シリコン基板内へのＬＰ−ＣＶＤ法によるＳｉ３Ｎ、膜
形成工程、（ハ）シリコン基板へのＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ
　ｔｏｎ　Ｅｔ−ｃｈｉｎｇ）エツチング工程及び不純
物注入領域の選択エツチング工程、（ニ）シリコン基板上を熱酸化して、熱酸化膜を作成す
る工程、（ホ）さらにはＬＰ−ＣＶＤ法による導電膜形成工程、など公知の容易な技術の組み合わせで構成されている。

（ホ）実施例以下、図に示す実施例にもとすいてこの発明を詳細する
。なお、これによってこの発明は限定を受けるものでは
ない。

実施例１第２ｒ！Ａはこの発明の一実施例のＭＯＳ型の半導体装
置１の一部構成を示す断面図である。半導体装置１０は
基板１１と絶縁膜１３と拡散層１２ａ。

１２ｂとゲート電極１８と配線層１６とを含んで構成さ
れる。ここでＳＯＩ層は１２ａ、１２ｂ。

１２ｃであり、符号１２ｃはチャネル層である。

第１図は第２図示の半導体装置１０の製造工程を説明す
るための断面である。第１図（ａ）に示されているよう
に、ホトレジスト２をマスクにして基板１１の中へリン
イオン３を注入（３６０ｋｅｖ、４Ｘ１Ｇ”ｃａ＋−９
する。注入領域４の上の領域には後に活性領域になると
ころである。

次いで、レジスト２を除去後、５１３Ｎ４嘆５をＬＯＯ
ＴＩＩ、　Ｌ　Ｐ　−ＣＶ　Ｄ法で形成する　［第１図
（ｂ）参照］。

次いで、ホトレジスト６をマスクとして、Ｓｉ。Ｎ４膜
５および注入領域４の両端における上Ｓ［第１ｃ（ｂ）
において、２点鎖線で示す仮想線によって囲まれた部分
］４ａをＲＩＥによりエッチングシテ注入領域を一部残
してこれを注入領域部分４ｂとする［第１図（ｃ）参、
照〕。

このとき注入領域４に達する深さまでエツチングして除
去された部分を符号７ａで示す。また、５ＯＩ（厚膜の
ＳＯＩ基板部）予定部３００が形成される。

次いで、レジスト６を除去後、フッ硝酸液で、残った注
入領域部分４ｂのみを選択的にエツチングして大きな隙
間７を形成する　［第１図（ｄ）参照コ　。

このとき、縦方向の隙間部分７ｂの間隔Ｈは約０．４４
ｕｍとなる。

次いで、０．２２μｍ程度熱酸化を施し、その熱酸化膜
によって上記隙間７を埋める［第１図（ｅ）参照コ。

このとき、ＳＯＩ層３００の上部、下部とも酸化膜８で
完全に埋め込まれ、膜厚ＪがｌＯＱｎｍ程度の超１膜Ｓ
０１部３０が欣−に形成される。また熱酸化のためＳ０
１部３０とＳｉｎｇ膜８の界面は理想的に制御されてい
る。

次いで、　ＲｆＥによりＳ　ｉｏ　！１１１８の全面エ
ツチング行い、ＭＯＳ　　Ｆ’ＥＴの極薄＠’Ｆ、０１
ｌｌｓ板９が形成される［第１図（ｆ）参照コ。

そして、通常のＭＯＳ　　ＦＥＴ製造工程により所望の
素子１０が形成される［第２図参照］。

なお、第２図の素子１０を得るために、稟１図（Ｄに示
す基板９の形成後の工程を簡単に説明する。

第１図（ｆ）に示すＳＯＩ基板９を形成した後、第３図
（＆）にに示すように、基板９上に、全面に、熱酸化に
よるＳｉＯｉ膜３１およびＳ　１ＳＮ４膜３２を順次形
成し、次に、フォトリソグラフィ技術によって活性層３０直上
のＳｉ３Ｎ４膜３２ａのみを残し口笛３図（ｂ）参照コ
、続いて、熱酸化により素子分離酸化膜３３．３４を形成
してＳＯＩ基板９を分離し［第１図（ｃ）参照〕、Ｓｉ３Ｎ、膜３０およびその直下のＳｉＯｚ膜３５をエ
ツチング除去した後、ゲート酸化膜３６を形成し［第３
図（ｂ）参照］、次に全面に、ドープドポリシリコン層を積層した後、フ
ォトリソグラフィ技術によってゲート電極１８を形成し
［第３図（ｅ）参照］、ゲート電極１８をマスクとして
、基板９上に、全面に、イオン注入をおこなってソース
１２ａ１ドレイン１２ｂを形成し、さらに、全面に、Ｂ
ＰＳ　Ｇ　（Ｂｏｒｏ−ＰｈｏｓｐｈｏｓｉＬｉｃａｔ
ｅ　Ｇｌａｓｓ）膜３７を積層し、アニールをおこなっ
て平滑化する［第３図（ｆ）参照コ。

次に、フォトリソグラフィ技術を用いてコンタクトホー
ル３８を開口し、コンタクトホールを含む基板９上に、
全面に、配線層１６ａを形成する［第３図（ｇ）参照］
。

その後、配線パターンを形成して第２図に示す素子ｌＯ
を得る。

実施例２第４図（ｈ’）は注入層である超薄膜ｓｏ　ｔｉ仮部３
０の下部を酸化膜／ドープドポリシリコン／酸化膜で埋
め込んだ場合の半導体装置１００を示す。

この作成方法は第４図に示される（リンイオンの注入は
３４０ＫＥＶ、４Ｘ　１０”ｃｍ　−”である）。

本実施例に示す製造方法は第４図（ａ）〜第４図（ｄ）
までは上記第１の実施例と同じであるので省略する。

第４図（ｄ）で隙間７を形成した後、ＳＯＩの下部に隙
間３９をその幅Ｓとして約０．３μｍｍ残した状態で熱
酸化を止め（結局１００　ｎｍの厚さ分だけ熱酸化によ
って形成した。）、第４図（ｅ）を得る。

次いで、ＬＰ−ＣＶＤ法によりドープドポリシリコン４
０を０３μｍ形成して第４図（ｆ）を得る。

次いで、ＲＩＥにより全面エツチングを行い、策４図（
ｇ）を得る。ここに通常のＭＯＳ　　ＦＥＴ製造工程に
より所望の素子を形成することにより第４図（ｈ）の半
導体装置１００が製造される。

このとき、ドープドポリノリコン４０はバックゲート（
背面ゲート）４０ａとして活用される。

フロント（正面）及びバック（背面）のゲート１８及び
４０ａによりチャネルｔｉが制御されるとともに、短チ
ヤネル効果が抑制される。

実施例３．４第５図、第６図はＳＯ■構造を変えた場合の半導体装置
を示す。

すなわち、上記第１．２の各実施例ではＳＯＩの構造と
して全体を超薄膜化してチャネル部を拡散層と同じ膜厚
に形成したものを示したが、チャネル部のみ超薄膜化す
るようにして超Ｎ膜のＳ。

■基板部５０を形成した、第３および第４の各実施例を
、それぞれ第５図、第６図に示す。

この作成方法は第７図に示される。この構造は第１図（
ｂ）で示す工程の後に、ホトレジスト２１をマスクとし
てリンイオン２２を追加注入（第５図では２４（ｉｋｅ
Ｌ第６図では２２０ＫＥＹテ、ともニ４×１（ｉ１５ｃ
ｆｆｌ−１の注入量）して注入領域部４１を凹の断面に
することにより第７図を得る。この工程の追加のみで第
５図、第６図の半導体装置が製造され　−る。

上記第３．４の各実施例ではドレイン部等の拡散層５１
２＆、５１２ｂのＳＯＩ膜軍が２５０ｎｍの薄膜で、チ
ャネル部５１２Ｃの膜厚がｌｏＯｎｍの超薄膜の素子構
造が実現される。このため、ドレイン近傍の等ポテンシ
ャル線の曲線が緩和され、ドレイン耐圧が向上する。ま
た、配線５１６との接触部のＳＯＩ層５１２ａ　　、５
１２ｂが厚いため、配線とＳｉとの接触部で配線とＳｉ
とが反応し、Ｓｉが配線中へ拡散して起こる配線の断線
を防止できる。その結果、超薄膜ＳＯＩ構造の高速で高
信頼性の素子が形成された。

なお、この発明は上記各実施例に限定されるものではな
く、その趣旨を逸脱しない範囲で種々変形して実施する
ことができる。

（へ）発明の効果この発明によれば、無欠陥の超薄膜ＳＯＩ基盤が容易に
提供される。従って、高いキャリア移動度と高い電流駆
動力を有する半導体装置が実現できる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）はこの発明の第１実施例を説明す
るための製造工程説明図、第２図は上記第１実施例によ
って得られた半導体装置の構成説明図、第３図（ａ）〜
（ｇ）は上記第１の実施例をさらに説明するための製造
工程説明図、第４図（ａ）〜（ｈ）はこの発明の第２実
施例を説明するための製造工程説明図であり、しかも第
４図（ｈ）はその第２実施例によって得られた半導体装
置の構成説明図を示す。第５図および第６図はそれぞれ
この発明の第３および第４実施例によって得られた半導
体装置の構成説明図、第７図はこの発明の第３および第
４の実施例を説明するための製造工程説明図である。２　．６．２１・・・・・・ホトレジスト、３．２２・
・・・・・リンイオン、４．４１・・・・・・イオン注入領域、４２Ｌ・・・・
・・イオン注入領域の両端における上部、４ｂ・・・・
・イオン注入領域部分、７・・・・・・大きな隙間、８・・・・・・Ｓｉｆｔ膜（熱酸化によって形成された
絶縁膜）９・・・・・・超薄膜ＳＯＩ基板、１１、・・・・・シリコン基板、　　１３°′・絶縁膜
、１８・・・・・・正面ゲート電極、３０　．５０・・・・・・超薄膜ＳＯＩ基板部、３９・
・　小さな隙間、４０・・・ドープドポリシリコン膜（導電膜）、４０２
Ｌ・・・背面ゲート電極、３００・・・・・ＳＯＩ層（厚膜のＳＯＩ基板部）予定
部、Ｋ・・・・・・活性領域。第１図第１図第２図第３図第５図５０　４０ａ第３図第４図（ｄ）７／第４図０ａ

Claims

【特許請求の範囲】１、膜厚が３０〜１００ｎｍの超薄膜ＳＯＩ素子を形成
するに際して、（ｉ）第１ホトレジストパターンを有するシリコン基盤
上に、全面に、不純物を上記パターンを介して導入し、
シリコン基板の表面から下方へ順次活性領域および不純
物注入領域をそれぞれ所定厚に形成し、第１ホトレジス
トパターンを除去した後、（ｉｉ）上記活性領域を含むシリコン基板上に、全面に
、Ｓｉ＿３Ｎ＿４膜を積層した後、第２ホトレジストパ
ターンを形成し、（ｉｉｉ）そのパターンをマスクとしてＳｉ＿３Ｎ＿４
膜及び活性領域を介して上記注入領域の両端部分に達す
る深さまでシリコン基板のエッチングをおこない、活性
領域の中央部分を残して厚膜のＳＯＩ基板部を形成し、
第２ホトレジストパターンを除去した後、（ｉｖ）上記エッチングによってパターン形成されたＳ
ｉ＿３Ｎ＿４膜をマスクとして、上記厚膜のＳＯＩ基板
部とシリコン基板間に残存する注入領域部分のみを選択
的にエッチングし、それによって厚膜のＳＯＩ基板部お
よびシリコン基板間に大きな隙間を形成し、Ｓｉ＿３Ｎ
＿４膜を除去した後、（ｖ）厚膜のＳＯＩ基板部を含むシリコン基板上に、全
面に、熱酸化によって絶縁膜を形成し、それによって上
記大きな隙間を絶縁膜で埋設するとともに、厚膜のＳＯ
Ｉ基板部を超薄膜のＳＯＩ基板部に変換し、（ｖｉ）シリコン基板上面の熱酸化によって形成された
絶縁膜のエッチバックをおこなって超薄膜ＳＯＩ基板を
形成することを特徴とする半導体装置の製造方法。２、膜厚が３０〜１００ｎｍの超薄膜ＳＯＩ素子を形成
するに際して、（ｉ）第１ホトレジストパターンを有するシリコン基板
上に、全面に、不純物を上記パターンを介して導入し、
シリコン基板の表面から下方へ順次活性領域および不純
物を注入領域をぞぞれ所定厚に形成し、第１ホトレジス
トパターンを除去した後、（ｉｉ）上記活性領域を含むシリコン基板上に、全面に
、Ｓｉ＿３Ｎ＿４膜を積層した後、第２ホトレジストパ
ターン形成し、（ｉｉｉ）そのパターンをマスクとしてＳｉ＿３Ｎ＿４
膜及び活性領域を介して上記注入領域の両端部分に達す
る深さまでシリコン基板のエッチングをおこない、活性
領域の中央部分を残して厚膜のＳＯＩ基板部を形成し、
第２ホトレジストパターンを除去した後、（ｉｖ）上記エッチングによってパターン形成されたＳ
ｉ＿３Ｎ＿４膜をマスクとして、上記厚膜のＳＯＩ基板
部とシリコン基板間に残存する注入領域部分のみを選択
的にエッチングし、それによって厚膜のＳＯＩ基板部お
よびシリコン基板間に大きな隙間を形成し、Ｓｉ＿３Ｎ
＿４膜を除去した後、（ｖ）厚膜のＳＯＩ基板部を含むシリコン基板上に、全
面に、熱酸化によって絶縁膜を形成し、上記大きな隙間
を絶縁膜によって小さな隙間に変換するとともに、厚膜
のＳＯＩ基板部を超薄膜のＳＯＩ基板部に変換し、（ｖｉ）シリコン基板上面の、熱酸化によって形成され
た絶縁膜および導電膜をエッチバックして超薄膜ＳＯＩ
基板を形成することを特徴とする半導体装置の製造方法
。３、膜厚が３０〜１００ｎｍの超薄膜ＳＯＩ素子であっ
て、中央部が凹状に形成されたシリコン基板と、そのシ
リコン基板上の全面に積層された絶縁膜と、その絶縁膜
上の上記シリコン基板上における中央部領域に配設され
た超薄膜ＳＯＩ基板部と、そのＳＯＩ基板部内のチャネ
ル層上に配設された正面ゲート電極とを備えた半導体装
置。４、膜厚が３０〜１００ｎｍの超薄膜ＳＯＩ素子であっ
て、中央部が凹状に形成されたシリコン基板と、そのシ
リコン基板上の全面に積層された絶縁膜と、その絶縁膜
内の上記シリコン基板における中央部領域に配設された
縦断面略凹形状を有する背面ゲート電極と、上記絶縁膜
上の上記背面ゲート電極における凹部領域に配設された
超薄膜ＳＯＩ基板部と、そのＳＯＩ基板部内のチャネル
層上に配設された正面ゲート電極とを備えた半導体装置
。