JPH033360A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH033360A JPH033360A JP1137861A JP13786189A JPH033360A JP H033360 A JPH033360 A JP H033360A JP 1137861 A JP1137861 A JP 1137861A JP 13786189 A JP13786189 A JP 13786189A JP H033360 A JPH033360 A JP H033360A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
第１のトランジスタ及び第２のトランジスタを有し、第
１のトランジスタは、その不純物拡散層をエツチング雰
囲気に曝さないことによる結晶欠陥発生の抑制化が強く
要請され、また、第１のトランジスタ上には絶縁膜を介
して導電層を形成することが要求され、更に、第２のト
ランジスタには電流駆動能力が要求されるような半導体
装置に関し、 第１のトランジスタの不純物拡散層をエツチング雰囲気
に曝さないことによる結晶欠陥の抑制化と、前記導電層
の下層の平坦化による前記導電層形成の容易化と、第２
のトランジスタの不純物拡散層の低抵抗化による電流駆
動能力の確保とを、同時に図ることを目的とし、 半導体基板上に形成された第１のトランジスタ及び第２
のトランジスタと、前記第１のトランジスタの表面を覆
い、且つ、前記第２のトランジスタの表面を覆わないよ
うに被着形成された第１の絶縁膜と、前記第１の絶縁膜
の側壁部と前記第２のトランジスタのゲート電極の側壁
部とに形成されてなる第２の絶縁膜からなる側壁状絶縁
膜とを設けて構成する。
１のトランジスタは、その不純物拡散層をエツチング雰
囲気に曝さないことによる結晶欠陥発生の抑制化が強く
要請され、また、第１のトランジスタ上には絶縁膜を介
して導電層を形成することが要求され、更に、第２のト
ランジスタには電流駆動能力が要求されるような半導体
装置に関し、 第１のトランジスタの不純物拡散層をエツチング雰囲気
に曝さないことによる結晶欠陥の抑制化と、前記導電層
の下層の平坦化による前記導電層形成の容易化と、第２
のトランジスタの不純物拡散層の低抵抗化による電流駆
動能力の確保とを、同時に図ることを目的とし、 半導体基板上に形成された第１のトランジスタ及び第２
のトランジスタと、前記第１のトランジスタの表面を覆
い、且つ、前記第２のトランジスタの表面を覆わないよ
うに被着形成された第１の絶縁膜と、前記第１の絶縁膜
の側壁部と前記第２のトランジスタのゲート電極の側壁
部とに形成されてなる第２の絶縁膜からなる側壁状絶縁
膜とを設けて構成する。
［産業上の利用分野］
本発明は半導体装置及びその製造方法、より詳しくは第
１のトランジスタ及び第２のトランジスタを有し、第１
のトランジスタは、その不純物拡散層をエツチング雰囲
気に曝さないことによる結晶欠陥発生の抑制化が強く要
請され、また、第１のトランジスタ上には絶縁膜を介し
て導電層を形成することが要求され、更に、第２のトラ
ンジスタには電流駆動能力が要求されるような半導体装
置に適用して好適な半導体装置及びその製造方法に関す
る。
１のトランジスタ及び第２のトランジスタを有し、第１
のトランジスタは、その不純物拡散層をエツチング雰囲
気に曝さないことによる結晶欠陥発生の抑制化が強く要
請され、また、第１のトランジスタ上には絶縁膜を介し
て導電層を形成することが要求され、更に、第２のトラ
ンジスタには電流駆動能力が要求されるような半導体装
置に適用して好適な半導体装置及びその製造方法に関す
る。
例えば、スタックド・キャパシタを設けてなるダイナミ
ック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと
いう）においては、メモリセルの電荷保持特性の向上化
を図るため、メモリセルを構成するトランジスタの不純
物拡散層をエツチング雰囲気に曝さないことによる結晶
欠陥発生の抑制化と、蓄積電極の下層の平坦化による蓄
積電極形成の容易化と、周辺回路のトランジスタの電流
駆動能力の確保とを同時に図ることが要請されている。
ック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと
いう）においては、メモリセルの電荷保持特性の向上化
を図るため、メモリセルを構成するトランジスタの不純
物拡散層をエツチング雰囲気に曝さないことによる結晶
欠陥発生の抑制化と、蓄積電極の下層の平坦化による蓄
積電極形成の容易化と、周辺回路のトランジスタの電流
駆動能力の確保とを同時に図ることが要請されている。
［従来の技術］
従来、かかるスタックド・キャパシタを設けてなるＤＲ
ＡＭとして第２図Ｋにその要部断端面図を示すようなも
のが提案されている。
ＡＭとして第２図Ｋにその要部断端面図を示すようなも
のが提案されている。
図中、１は基体をなすｐ型シリコン基板、２は素子分離
領域をなすフィールド酸化膜、３はメモリセル、４は周
辺回路を示している。
領域をなすフィールド酸化膜、３はメモリセル、４は周
辺回路を示している。
メモリセル３は、電荷入出力制御用のトランジスタをな
すｎチャネル絶縁ゲート型電界効果トランジスタ（以下
、ｎＭＯ８ＦＥＴという）５と、スタックド・キャパシ
タ６とを設けて構成されている。
すｎチャネル絶縁ゲート型電界効果トランジスタ（以下
、ｎＭＯ８ＦＥＴという）５と、スタックド・キャパシ
タ６とを設けて構成されている。
ｎＭＯ８ＦＥＴ５はＬＤＤ （ｌｉｇｈｔｌｙ ｄｏｐ
ｅｄｄｒａｉｎ ）構造とされており、そのソース拡散
層７はｎ−ソース拡散層８とｎ＋ソース拡散層９とから
構成され、そのドレイン拡散層１０はｎ” ドレイン拡
散層１１とｎ＋ドレイン拡散層１２とから構成されてい
る。
ｅｄｄｒａｉｎ ）構造とされており、そのソース拡散
層７はｎ−ソース拡散層８とｎ＋ソース拡散層９とから
構成され、そのドレイン拡散層１０はｎ” ドレイン拡
散層１１とｎ＋ドレイン拡散層１２とから構成されてい
る。
なお、１３は二酸化シリコン（Ｓｉ０２）からなるゲー
ト絶縁膜、１４は多結晶シリコンからなるゲート電極（
ワード線）、１５は５ｉ０２からなる眉間絶縁膜、１６
はリン・ケイ酸ガラス（ＰＳＧ）からなる眉間絶縁膜、
１７はアルミニウムからなるビット線であり、ビット線
１７は、コンタクトホール１８を介してｎ＋ソース拡散
層９にオーミックに接続されている。
ト絶縁膜、１４は多結晶シリコンからなるゲート電極（
ワード線）、１５は５ｉ０２からなる眉間絶縁膜、１６
はリン・ケイ酸ガラス（ＰＳＧ）からなる眉間絶縁膜、
１７はアルミニウムからなるビット線であり、ビット線
１７は、コンタクトホール１８を介してｎ＋ソース拡散
層９にオーミックに接続されている。
また、スタックド・キャパシタ６は、多結晶シリコンか
らなる蓄積電極１９．５ｉ０２からなるキャパシタ絶縁
膜２０及び多結晶シリコンからなる対向電極２１を積層
して構成されており、蓄積電極１９はコンタクトホール
２２を介してｎ＋ドレイン拡散層１２にオーミックに接
続されている。
らなる蓄積電極１９．５ｉ０２からなるキャパシタ絶縁
膜２０及び多結晶シリコンからなる対向電極２１を積層
して構成されており、蓄積電極１９はコンタクトホール
２２を介してｎ＋ドレイン拡散層１２にオーミックに接
続されている。
他方、周辺回路４において、２３は周辺回路４を構成す
るｎＭＯ３ＦＥＴである。このｎＭ。
るｎＭＯ３ＦＥＴである。このｎＭ。
Ｓ ＦＥＴ２３もＬＤＤ構造とされており、そのソー
ス拡散層２４はｎ−ソース拡散層２５とｎ”ソース拡散
層２６とから構成され、そのドレイン拡散層２７はｎ−
ドレイン拡散層２８とｎ＋ドレイン拡散層２９とから構
成されている。
ス拡散層２４はｎ−ソース拡散層２５とｎ”ソース拡散
層２６とから構成され、そのドレイン拡散層２７はｎ−
ドレイン拡散層２８とｎ＋ドレイン拡散層２９とから構
成されている。
なお、３０は５ｉ０２からなるゲート絶縁膜、３１は多
結晶シリコンからなるゲート電極、３２はアルミニウム
からなる配線であって、配線３２はコンタクトホール３
３を介してｎ＋ドレイン拡散層２９にオーミックに接続
されている。
結晶シリコンからなるゲート電極、３２はアルミニウム
からなる配線であって、配線３２はコンタクトホール３
３を介してｎ＋ドレイン拡散層２９にオーミックに接続
されている。
また、この例においては、ビット線１７はコンタクトホ
ール３４を介してｎ＋ソース拡散層２６にオーミックに
接続されている。
ール３４を介してｎ＋ソース拡散層２６にオーミックに
接続されている。
かかるＤＲＡＭは、第２図Ａ〜Ｋに示すようにして製造
される。
される。
即ち、先ず、第２図Ａに示すようにｐ型シリコン基板１
を用意した後、このｐ型シリコン基板１の表面を選択酸
化して、例えば膜厚を５０００人とするフィールド酸化
膜２を形成する。続いて、素子形成領域に例えば膜厚を
１５０人とする５ｉ０２膜１３及び３０を熱酸化により
形成した後、更に、表面全域に例えば膜厚を２０００人
とする多結晶シリコン層３５を化学的気相成長法（ＣＶ
Ｄ）により形成する。
を用意した後、このｐ型シリコン基板１の表面を選択酸
化して、例えば膜厚を５０００人とするフィールド酸化
膜２を形成する。続いて、素子形成領域に例えば膜厚を
１５０人とする５ｉ０２膜１３及び３０を熱酸化により
形成した後、更に、表面全域に例えば膜厚を２０００人
とする多結晶シリコン層３５を化学的気相成長法（ＣＶ
Ｄ）により形成する。
次に、この多結晶シリコン層３５をパターニングし、第
２図Ｂに示すように、ゲート電極１４．３１を形成した
後、これらゲート電極１４．３１及びフィールド酸化膜
２をマスクとしてｐ型シリコン基板１に対してリンＰを
注入エネルギー、例えば５０ＫｅＶ、ドーズ量、例えば
ＩＸ １０”ｃ ｍ−２の条件下にイオン注入し、ｎ−
拡散層３６．３７．３８．３９を形成する。
２図Ｂに示すように、ゲート電極１４．３１を形成した
後、これらゲート電極１４．３１及びフィールド酸化膜
２をマスクとしてｐ型シリコン基板１に対してリンＰを
注入エネルギー、例えば５０ＫｅＶ、ドーズ量、例えば
ＩＸ １０”ｃ ｍ−２の条件下にイオン注入し、ｎ−
拡散層３６．３７．３８．３９を形成する。
次に、第２図Ｃに示すように、表面全域に例えば膜厚を
３０００人とする５ｉ０２膜４０をＣＶＤにより形成し
た後、この５ｉ０２膜４０及びこの５ｉ０２膜４０の下
方の５ｉ０２膜１３．３０に対して反応性イオンエツチ
ング（ＲＩＥ）を施し、第２図りに示すようにｎ−拡散
層３６．３７．３８．３９を部分的に露出させる。この
とき、ゲート電極１４．３１の側壁部には、いわゆる側
壁５ｉ０２膜４１．４２．４３．４４が形成される。
３０００人とする５ｉ０２膜４０をＣＶＤにより形成し
た後、この５ｉ０２膜４０及びこの５ｉ０２膜４０の下
方の５ｉ０２膜１３．３０に対して反応性イオンエツチ
ング（ＲＩＥ）を施し、第２図りに示すようにｎ−拡散
層３６．３７．３８．３９を部分的に露出させる。この
とき、ゲート電極１４．３１の側壁部には、いわゆる側
壁５ｉ０２膜４１．４２．４３．４４が形成される。
次に、熱酸化を行い、第２図Ｅに示すように、ｐ型シリ
コン基板１及びゲート電極１４．３１の露出面に例えば
膜厚を１５０人とする５ｉ０２膜４５を形成した後、ゲ
ート電極１４．３１、側壁ＳｉＯ□膜４１．４２．４３
．４４及びフィールド酸化膜２をマスクとしてｐ型シリ
コン基板１に対してヒ素Ａｓを注入エネルギー、例えば
５０ＫｅＶ、ドーズ量、例えば４Ｘ１０”ｃｍ−”の条
件下にイオン注入し、ｎ−ソース拡散層８及びｎ＋ソー
ス拡散層９からなるソース拡散層７と、ｎ−ドレイン拡
散層１１及びｎ＋ドレイン拡散層１２からなるドレイン
拡散層１０とを有してなるｎＭＯ３ＦＥＴ５と、ｎ−ソ
ース拡散層２５及びｎ＋ソース拡散層２６からなるソー
ス拡散層２４と、ｎ” ドレイン拡散層２８及びｎ＋
ドレイン拡散層２９からなるドレイン拡散層２７とを有
してなるｎＭＯ３ＦＥＴ２３を形成する。
コン基板１及びゲート電極１４．３１の露出面に例えば
膜厚を１５０人とする５ｉ０２膜４５を形成した後、ゲ
ート電極１４．３１、側壁ＳｉＯ□膜４１．４２．４３
．４４及びフィールド酸化膜２をマスクとしてｐ型シリ
コン基板１に対してヒ素Ａｓを注入エネルギー、例えば
５０ＫｅＶ、ドーズ量、例えば４Ｘ１０”ｃｍ−”の条
件下にイオン注入し、ｎ−ソース拡散層８及びｎ＋ソー
ス拡散層９からなるソース拡散層７と、ｎ−ドレイン拡
散層１１及びｎ＋ドレイン拡散層１２からなるドレイン
拡散層１０とを有してなるｎＭＯ３ＦＥＴ５と、ｎ−ソ
ース拡散層２５及びｎ＋ソース拡散層２６からなるソー
ス拡散層２４と、ｎ” ドレイン拡散層２８及びｎ＋
ドレイン拡散層２９からなるドレイン拡散層２７とを有
してなるｎＭＯ３ＦＥＴ２３を形成する。
次に、第２図Ｆに示すように、表面全域に膜厚を例えば
１０００人とする５ｉ０２膜をＣＶＤにより積層し、５
ｉ０２からなる眉間絶縁膜１５を形成した後、この層間
絶縁膜１５のｎ＋ドレイン拡散層１２上の部分に開口幅
を例えば０．８μｍとするコンタクトホール２２を形成
する。
１０００人とする５ｉ０２膜をＣＶＤにより積層し、５
ｉ０２からなる眉間絶縁膜１５を形成した後、この層間
絶縁膜１５のｎ＋ドレイン拡散層１２上の部分に開口幅
を例えば０．８μｍとするコンタクトホール２２を形成
する。
次に、第２図Ｇに示すように、表面全域に膜厚を例えば
２０００人とする多結晶シリコン層４６を形成し、この
多結晶シリコン層４６にヒ素Ａｓを注入エネルギー、例
えば５０ＫｅＶ、ドーズ量、例えばｌＸｌ０１５ｃｍ”
”の条件下にイオン注入して低抵抗化した後、この多結
晶シリコン層４６を第２図Ｈに示すようにバターニング
し、コンタクトホール２２を介してｎ＋ドレイン拡散層
１２にオーミックに接続する蓄積電極１９を形成する。
２０００人とする多結晶シリコン層４６を形成し、この
多結晶シリコン層４６にヒ素Ａｓを注入エネルギー、例
えば５０ＫｅＶ、ドーズ量、例えばｌＸｌ０１５ｃｍ”
”の条件下にイオン注入して低抵抗化した後、この多結
晶シリコン層４６を第２図Ｈに示すようにバターニング
し、コンタクトホール２２を介してｎ＋ドレイン拡散層
１２にオーミックに接続する蓄積電極１９を形成する。
次に、蓄積電極１つの露出面に自然形成される酸化膜を
フッ化水素（ＨＦ）溶液でエツチング除去した後、熱酸
化を行い０、第２図■に示すように蓄積電極１９の露出
面に例えば膜厚を１００人とする５ｉ０２膜からなるキ
ャパシタ絶縁膜２０を形成する。
フッ化水素（ＨＦ）溶液でエツチング除去した後、熱酸
化を行い０、第２図■に示すように蓄積電極１９の露出
面に例えば膜厚を１００人とする５ｉ０２膜からなるキ
ャパシタ絶縁膜２０を形成する。
次に、第２図Ｊに示すように表面全域に例えば膜厚を２
０００人とする多結晶シリコン層４７を形成し、この多
結晶シリコン層４７にリンＰを熱拡散して低抵抗化した
後、この多結晶シリコン層４７をバターニングし、第２
図Ｋに示すように、対向電極２１を形成する。
０００人とする多結晶シリコン層４７を形成し、この多
結晶シリコン層４７にリンＰを熱拡散して低抵抗化した
後、この多結晶シリコン層４７をバターニングし、第２
図Ｋに示すように、対向電極２１を形成する。
次に、同じく第２図Ｋに示すように表面全域にＰＳＧ１
１６を例えば膜厚５０００人に形成した後、コンタクト
ホール１８．３３．３４を形成し、更にビット線１７及
びその他の配線３２を形成する。
１６を例えば膜厚５０００人に形成した後、コンタクト
ホール１８．３３．３４を形成し、更にビット線１７及
びその他の配線３２を形成する。
ここに、スタックド・キャパシタ６を設けてなる従来例
のＤＲＡＭを得ることができる。
のＤＲＡＭを得ることができる。
かかる第２図従来例のＤＲＡＭの製造方法においては、
ｎＭＯ３ＦＥＴ５をＬＤＤ構造とするため、第２図りに
示すように、ゲート電極１４の側壁部に側壁５ｉ０２膜
４１及び４２を形成しているが、これら側壁５ｉ０２膜
４１及び４２は、ゲート電極１４の側壁部の垂直段差を
平坦化し、蓄積電極１９の形成を容易にするという機能
も果たしている。
ｎＭＯ３ＦＥＴ５をＬＤＤ構造とするため、第２図りに
示すように、ゲート電極１４の側壁部に側壁５ｉ０２膜
４１及び４２を形成しているが、これら側壁５ｉ０２膜
４１及び４２は、ゲート電極１４の側壁部の垂直段差を
平坦化し、蓄積電極１９の形成を容易にするという機能
も果たしている。
第３図及び第４図は、この点を説明するための断端面図
及び平面図であり、ここで仮に、ゲート電極１４の側壁
部に側壁５ｉ０２膜４１．４２を形成せずに、蓄積電極
１９を形成する場合を考える。
及び平面図であり、ここで仮に、ゲート電極１４の側壁
部に側壁５ｉ０２膜４１．４２を形成せずに、蓄積電極
１９を形成する場合を考える。
この場合には、先ず、第３図Ａに示すように、ゲート電
極１４及びｎ−拡散層３６．３７を覆う５ｉ０２膜４８
を形成し、この５ｉ０２膜４８にコンタクトホール４９
を形成した後、表面全域に多結晶シリコン層４６を形成
し、続いて、この多結晶シリコン層４６をイオン注入に
より低抵抗化した後、ＲＩＥを行い、多結晶シリコン層
４６をバターニングして、第３図Ｂに示すように、蓄積
電極１９を形成することになる。
極１４及びｎ−拡散層３６．３７を覆う５ｉ０２膜４８
を形成し、この５ｉ０２膜４８にコンタクトホール４９
を形成した後、表面全域に多結晶シリコン層４６を形成
し、続いて、この多結晶シリコン層４６をイオン注入に
より低抵抗化した後、ＲＩＥを行い、多結晶シリコン層
４６をバターニングして、第３図Ｂに示すように、蓄積
電極１９を形成することになる。
しかしながら、この場合、ゲート電極１４に沿ったＳｉ
Ｏ□膜４８の側壁部４８Ａ及び４８Ｂはゲート電極１４
の側壁部の形状に合わせて垂直に形成されるため、第３
図Ｂに示すように、多結晶シリコン層４６をＲＩＥによ
りエツチングし、蓄積電極１９を形成した場合、第３図
Ｃ及び第４図に示すように、５ｉ０２膜４８の側壁部４
８Ａ及び４８Ｂに多結晶シリコン５０及び５１が残存し
てしまい、例えば多結晶シリコン５０は、隣接する蓄積
電極１９．１９間にまたがり、これら蓄積電極１９．１
９をショートし、また、多結晶シリコン５１は、その後
の工程で剥離し、隣接する蓄積電極１９．１９間にまた
がって付着し、これら蓄積電極１９．１９間のショート
等を招来してしまう場合があるという問題点があった。
Ｏ□膜４８の側壁部４８Ａ及び４８Ｂはゲート電極１４
の側壁部の形状に合わせて垂直に形成されるため、第３
図Ｂに示すように、多結晶シリコン層４６をＲＩＥによ
りエツチングし、蓄積電極１９を形成した場合、第３図
Ｃ及び第４図に示すように、５ｉ０２膜４８の側壁部４
８Ａ及び４８Ｂに多結晶シリコン５０及び５１が残存し
てしまい、例えば多結晶シリコン５０は、隣接する蓄積
電極１９．１９間にまたがり、これら蓄積電極１９．１
９をショートし、また、多結晶シリコン５１は、その後
の工程で剥離し、隣接する蓄積電極１９．１９間にまた
がって付着し、これら蓄積電極１９．１９間のショート
等を招来してしまう場合があるという問題点があった。
なお、ゲート電極１４の側壁部がオーバハング状に形成
されてしまう場合があるが、この場合には、５ｉ０２膜
４８の側壁部４８Ａ及び４８Ｂもオーバハング状に形成
されてしまう。このため、多結晶シリコン層４６にＲＩ
Ｅを施し、蓄積電極１９を形成した場合、側壁部４８Ａ
及び４８Ｂには、必ず多結晶シリコンが残存してしまう
、このように、ゲート電極１４の側壁部がオーバハング
状に形成されてしまった場合、上述の問題点は顕著に現
れる。
されてしまう場合があるが、この場合には、５ｉ０２膜
４８の側壁部４８Ａ及び４８Ｂもオーバハング状に形成
されてしまう。このため、多結晶シリコン層４６にＲＩ
Ｅを施し、蓄積電極１９を形成した場合、側壁部４８Ａ
及び４８Ｂには、必ず多結晶シリコンが残存してしまう
、このように、ゲート電極１４の側壁部がオーバハング
状に形成されてしまった場合、上述の問題点は顕著に現
れる。
そこで、第２区従来例においては、第２図りに示すよう
に、ゲート電極１４の側壁部に側壁５ｔ０２膜４１．４
２を形成し、ゲート電極１４の側壁部の垂直段差を平坦
化し、蓄積電極１９の形成を容易にしているのである。
に、ゲート電極１４の側壁部に側壁５ｔ０２膜４１．４
２を形成し、ゲート電極１４の側壁部の垂直段差を平坦
化し、蓄積電極１９の形成を容易にしているのである。
［発明が解決しようとする課題］
しかしながら、かかる第２図従来例には、以下に述べる
ような問題点があった。
ような問題点があった。
（１）先ず、第２図りに示すように、ＲＩＥによる側壁
５ｉ０２膜４１．４２．４３．４４の形成時、ｎ−拡散
層３７の表面は、プラズマ雰囲気に曝されてしまい、プ
ラズマによるチャンバの内壁あるいは電極の侵食によっ
てプラズマ雰囲気中に含有された鉄、銅、ニッケル等の
金属によって汚染され、結晶欠陥が発生してしまうとい
う問題点があった。ここに、ｎ−拡散層３７の表面は蓄
積電極１９が接続される部分であるため、かがる結晶欠
陥があると、メモリセル３の電荷保持特性（リフレッシ
ュ特性）は低下してしまう。
５ｉ０２膜４１．４２．４３．４４の形成時、ｎ−拡散
層３７の表面は、プラズマ雰囲気に曝されてしまい、プ
ラズマによるチャンバの内壁あるいは電極の侵食によっ
てプラズマ雰囲気中に含有された鉄、銅、ニッケル等の
金属によって汚染され、結晶欠陥が発生してしまうとい
う問題点があった。ここに、ｎ−拡散層３７の表面は蓄
積電極１９が接続される部分であるため、かがる結晶欠
陥があると、メモリセル３の電荷保持特性（リフレッシ
ュ特性）は低下してしまう。
そこで、かかる問題点を解消する方法として、第５図に
示す方法が考えられる。
示す方法が考えられる。
即ち、第２図Ｃに示す工程において表面全域に形成した
５ｉ０２膜４０をＲＩＥによりエツチングする場合、第
５図に示すようにエツチングを途中で終了し、所定厚の
５ｉ０２膜５２を形成するとともに、ゲート電極１４及
び３１の側壁部にそれぞれ側壁ＳｉＯ□膜５３．５４及
び５５．５６を形成する方法が考えられる。
５ｉ０２膜４０をＲＩＥによりエツチングする場合、第
５図に示すようにエツチングを途中で終了し、所定厚の
５ｉ０２膜５２を形成するとともに、ゲート電極１４及
び３１の側壁部にそれぞれ側壁ＳｉＯ□膜５３．５４及
び５５．５６を形成する方法が考えられる。
このようにすると、ｎ−拡散層３７をプラズマ雰囲気に
曝すことなく、ゲート電極１４の側壁部に側壁５ｉ０２
膜５３．５４を形成することができる。
曝すことなく、ゲート電極１４の側壁部に側壁５ｉ０２
膜５３．５４を形成することができる。
したがって、ｎ−拡散層３７を金属汚染から保護すると
ともに、蓄積電極１９の形成を容易に行うことができる
。
ともに、蓄積電極１９の形成を容易に行うことができる
。
しかしながら、この方法は、その後、ｎＭＯ３ＦＥＴ、
５のｎ”ソース拡散層９及びｎ＋ドレイン拡散層１２、
ｎＭＯ３ＦＥＴ２３のｎ＋ソース拡散層２６及びｎ＋ド
レイン拡散層２９を形成する場合に問題を生ずる（第２
図Ｅ参照）。
５のｎ”ソース拡散層９及びｎ＋ドレイン拡散層１２、
ｎＭＯ３ＦＥＴ２３のｎ＋ソース拡散層２６及びｎ＋ド
レイン拡散層２９を形成する場合に問題を生ずる（第２
図Ｅ参照）。
即ち、この第５図例によれば、これらｎ１ソ一ス拡散層
９、ｎ＋ドレイン拡散層１２、ｎ＋ソース拡散層２６及
びｎ“ドレイン拡散層２９を形成する場合、ｐ型シリコ
ン基板１に対するヒ素Ａｓのイオン注入を５ｉ０２膜５
２を貫通する程度に高加速して行う必要がある。しかし
ながら、ＲＩＥにおいては、５ｉ０２膜５２の膜厚の高
精度の制御は難しく、ヒ素Ａｓの注入エネルギーは５ｉ
０２膜５２の膜厚の分布を考慮した大きさとしなければ
ならない。そこで、このようにして、ヒ素Ａｓをイオン
注入すると、ヒ素Ａｓイオンはゲート電極１４．３１を
貫通し、チャネル領域に注入してしまい、ｎＭＯ３ＦＥ
Ｔ５．２３の特性に影響を与えてしまうという問題を生
ずる。
９、ｎ＋ドレイン拡散層１２、ｎ＋ソース拡散層２６及
びｎ“ドレイン拡散層２９を形成する場合、ｐ型シリコ
ン基板１に対するヒ素Ａｓのイオン注入を５ｉ０２膜５
２を貫通する程度に高加速して行う必要がある。しかし
ながら、ＲＩＥにおいては、５ｉ０２膜５２の膜厚の高
精度の制御は難しく、ヒ素Ａｓの注入エネルギーは５ｉ
０２膜５２の膜厚の分布を考慮した大きさとしなければ
ならない。そこで、このようにして、ヒ素Ａｓをイオン
注入すると、ヒ素Ａｓイオンはゲート電極１４．３１を
貫通し、チャネル領域に注入してしまい、ｎＭＯ３ＦＥ
Ｔ５．２３の特性に影響を与えてしまうという問題を生
ずる。
また、高加速、高ドーズのイオン注入はスルーブツトが
悪いという問題点もある。
悪いという問題点もある。
（２） また、第２図従来例においては、ｎＭＯ３Ｆ
ＥＴ５にｎ＋ドレイン拡散層１２を設けているが、この
ｎ＋ドレイン拡散層１２を形成する場合には、ｐ型シリ
コン基板１に対してヒ素Ａｓを高濃度にイオン注入する
必要がある。この場合、イオン注入領域は非晶質化して
しまうので、その後、熱処理を行い、再結晶化を図らな
ければならない。
ＥＴ５にｎ＋ドレイン拡散層１２を設けているが、この
ｎ＋ドレイン拡散層１２を形成する場合には、ｐ型シリ
コン基板１に対してヒ素Ａｓを高濃度にイオン注入する
必要がある。この場合、イオン注入領域は非晶質化して
しまうので、その後、熱処理を行い、再結晶化を図らな
ければならない。
しかしながら、このようにすると、ｎ４′ ドレイン拡
散層１２に転位ループが発生し、これがメモリセル３の
電荷保持特性を低下させてしまうという問題点があった
。
散層１２に転位ループが発生し、これがメモリセル３の
電荷保持特性を低下させてしまうという問題点があった
。
また、第２図従来例では、第２図りに示すように、側壁
５ｉ０２膜４２の先端は、直接、ｐ型シリコン基板１に
接しており、側壁５ｉ０２膜４２の先端のｐ型シリコン
基板１の表面に対する角度も緩やかにすることができな
いので、ストレスがこの部分に集中し、ｎ＋ドレイン拡
散層１２の形成時（再結晶時）、この部分を中心にｎ−
ドレイン拡散層１１あるいはｎ“ドレイン拡散層１２に
刃状転位が発生し、これがメモリセル３の電荷保持特性
を低下させてしまうという問題点もあった。
５ｉ０２膜４２の先端は、直接、ｐ型シリコン基板１に
接しており、側壁５ｉ０２膜４２の先端のｐ型シリコン
基板１の表面に対する角度も緩やかにすることができな
いので、ストレスがこの部分に集中し、ｎ＋ドレイン拡
散層１２の形成時（再結晶時）、この部分を中心にｎ−
ドレイン拡散層１１あるいはｎ“ドレイン拡散層１２に
刃状転位が発生し、これがメモリセル３の電荷保持特性
を低下させてしまうという問題点もあった。
なお、転位ループや刃状転位はソース拡散層７において
も発生するが、ソース拡散層７は電荷を通過させる部分
であるから、ソース拡散層７における転位ループや刃状
転位はメモリセル３の電荷保持特性に影響を与えること
は少ない。
も発生するが、ソース拡散層７は電荷を通過させる部分
であるから、ソース拡散層７における転位ループや刃状
転位はメモリセル３の電荷保持特性に影響を与えること
は少ない。
ところで、メモリセルを構成するトランジスタは電荷の
入出力を制御するだけであるから、そのソース拡散層及
びドレイン拡散層の抵抗値を大きくしても、動作特性上
、さほど問題とはならない。
入出力を制御するだけであるから、そのソース拡散層及
びドレイン拡散層の抵抗値を大きくしても、動作特性上
、さほど問題とはならない。
したがって、メモリセルを構成するトランジスタについ
ては、ｎ−ソース拡散層及びｎ−ドレイン拡散層を設け
れば足り、このようにすることによりドレイン拡散層に
おける転位ループや刃状転位の発生を回避することがで
きる。
ては、ｎ−ソース拡散層及びｎ−ドレイン拡散層を設け
れば足り、このようにすることによりドレイン拡散層に
おける転位ループや刃状転位の発生を回避することがで
きる。
他方、周辺回路を構成するトランジスタは電流駆動能力
を確保しなければならない、このため、そのソース拡散
層及びドレイン拡散層の抵抗値を小さくしなければなら
ない、したがって、周辺回路を構成するトランジスタに
ついては、ｎ＋ソース拡散層及びｎ＋ドレイン拡散層を
設ける必要がある。
を確保しなければならない、このため、そのソース拡散
層及びドレイン拡散層の抵抗値を小さくしなければなら
ない、したがって、周辺回路を構成するトランジスタに
ついては、ｎ＋ソース拡散層及びｎ＋ドレイン拡散層を
設ける必要がある。
そこで、かかるＤＲＡＭにおいては、メモリセルを構成
するトランジスタについては、そのソース拡散層及びド
レイン拡散層をそれぞれｎ−ソース拡散層及びｎ−ドレ
イン拡散層のみで構成し、周辺回路を構成するトランジ
スタについては、そのソース拡散層をｎ−ソース拡散層
及びｎ“ソース拡散層で構成し、そのドレイン拡散層を
ｎ−ドレイン拡散層及びｎ＋ドレイン拡散層で構成する
ことが要請される。
するトランジスタについては、そのソース拡散層及びド
レイン拡散層をそれぞれｎ−ソース拡散層及びｎ−ドレ
イン拡散層のみで構成し、周辺回路を構成するトランジ
スタについては、そのソース拡散層をｎ−ソース拡散層
及びｎ“ソース拡散層で構成し、そのドレイン拡散層を
ｎ−ドレイン拡散層及びｎ＋ドレイン拡散層で構成する
ことが要請される。
この要請に応える方法として第６図に示す方法が考えら
れる。
れる。
即ち、先ず、第２図Ａ〜Ｃ及び第５図に示す工程を経て
、第５図に示すように５１０２ｗ１５２を形成した後、
第６図Ａに示すように、５ｉ０２膜５２のうち、周辺回
路部の５ｉＯ２１１ｉ ５２ ＡをＲＩＥによってエツ
チング除去し、メモリセル部の５ｉ０２膜５２Ｂのみを
残す、この場合、ゲート電極３１の側壁部には側壁５ｉ
０２膜５７．５８が形成される。なお、この例では、ｎ
−拡散層３６及び３７をそれぞれｎ−ソース拡散層及び
ｎ−ドレイン拡散層としてなるｎＭＯ３ＦＥＴ６０がメ
モリセル３を構成するトランジスタとされる。
、第５図に示すように５１０２ｗ１５２を形成した後、
第６図Ａに示すように、５ｉ０２膜５２のうち、周辺回
路部の５ｉＯ２１１ｉ ５２ ＡをＲＩＥによってエツ
チング除去し、メモリセル部の５ｉ０２膜５２Ｂのみを
残す、この場合、ゲート電極３１の側壁部には側壁５ｉ
０２膜５７．５８が形成される。なお、この例では、ｎ
−拡散層３６及び３７をそれぞれｎ−ソース拡散層及び
ｎ−ドレイン拡散層としてなるｎＭＯ３ＦＥＴ６０がメ
モリセル３を構成するトランジスタとされる。
次に、熱酸化を行い、第６図Ｂに示すように、ｐ型シリ
コン基板１の露出面及びゲート電極３１の露出面に例え
ば膜厚を１５０人とする５ｉ０２膜５９を形成した後、
５ｉ０２膜５２Ｂ、フィールド酸化膜２、ゲート電１ｇ
１１３１及び側壁５ｉ０２膜５７．５８をマスクとして
ｐ型シリコン基板１に対して、ヒ素Ａｓを注入エネルギ
ー、例えば５０ＫｅＶ、ドーズ量、例えば４Ｘ １０”
ｃ ｍ−”の条件下にイオン注入し、ｎ“ソース拡散層
２６及びｎ＋ドレイン拡散層２つを形成する。なお、５
ｉ０２膜５２Ｂの代わりにレジストをマスクとしても良
い。
コン基板１の露出面及びゲート電極３１の露出面に例え
ば膜厚を１５０人とする５ｉ０２膜５９を形成した後、
５ｉ０２膜５２Ｂ、フィールド酸化膜２、ゲート電１ｇ
１１３１及び側壁５ｉ０２膜５７．５８をマスクとして
ｐ型シリコン基板１に対して、ヒ素Ａｓを注入エネルギ
ー、例えば５０ＫｅＶ、ドーズ量、例えば４Ｘ １０”
ｃ ｍ−”の条件下にイオン注入し、ｎ“ソース拡散層
２６及びｎ＋ドレイン拡散層２つを形成する。なお、５
ｉ０２膜５２Ｂの代わりにレジストをマスクとしても良
い。
ここに、ｎ−ソース拡散層２５及びｎ＋ソース拡散層２
６からなるソース拡散Ｎ２４と、ｎ−ドレイン拡散層２
８及びｎ１ドレイン拡散層２９からなるドレイン拡散層
２７を有してなるｎＭＯ３ＦＥ７２３が形成される。
６からなるソース拡散Ｎ２４と、ｎ−ドレイン拡散層２
８及びｎ１ドレイン拡散層２９からなるドレイン拡散層
２７を有してなるｎＭＯ３ＦＥ７２３が形成される。
なお、この方法では、次に、第６図Ｃに示すように、５
ｉ０２膜５２Ｂのｎ−ドレイン拡散１！１３７上にコン
タクトホール６１を形成した後、表面全域に膜厚を例え
ば２０００人とする多結晶シリコン層４６を形成し、続
いて、この多結晶シリコン層４６をヒ素Ａｓのイオン注
入によって低抵抗化した後、ＲＩＥにより第６図りに示
すようにバターニングして蓄積電極１９を形成すること
になる。
ｉ０２膜５２Ｂのｎ−ドレイン拡散１！１３７上にコン
タクトホール６１を形成した後、表面全域に膜厚を例え
ば２０００人とする多結晶シリコン層４６を形成し、続
いて、この多結晶シリコン層４６をヒ素Ａｓのイオン注
入によって低抵抗化した後、ＲＩＥにより第６図りに示
すようにバターニングして蓄積電極１９を形成すること
になる。
しかしながら、この方法においては、第７図に示すよう
に、５ｆ０２膜５２Ｂの端部の側壁部６２は垂直に形成
されるため、ＲＩＥにより多結晶シリコン層４６をエツ
チングして、蓄積電極１つを形成した場合、５ｉ０２膜
５２Ｂの側壁部６２に多結晶シリコン６３が残存してし
まい、これが次の工程であるＨＦ溶液による蓄積電極１
９の露出面の自然酸化膜除去工程で剥離し、その後、完
全に廃棄されないで、隣接する蓄積電極１９．１９間に
付着し、これらをショートしてしまう場合があるという
問題点があった。
に、５ｆ０２膜５２Ｂの端部の側壁部６２は垂直に形成
されるため、ＲＩＥにより多結晶シリコン層４６をエツ
チングして、蓄積電極１つを形成した場合、５ｉ０２膜
５２Ｂの側壁部６２に多結晶シリコン６３が残存してし
まい、これが次の工程であるＨＦ溶液による蓄積電極１
９の露出面の自然酸化膜除去工程で剥離し、その後、完
全に廃棄されないで、隣接する蓄積電極１９．１９間に
付着し、これらをショートしてしまう場合があるという
問題点があった。
本発明は、かかる点に鑑み、上述のスタックド・キャパ
シタを設けてなるＤＲＡＭのように、第１のトランジス
タ及び第２のトランジスタを有し、第１のトランジスタ
は、その不純物拡散層をエツチング雰囲気に曝さないこ
とによる結晶欠陥発生の抑制化が強く要請され、また、
第１のトランジスタ上には絶縁膜を介して導電層を形成
することが要求され、更に、第２のトランジスタには電
流駆動能力が要求されるような半導体装置において、第
１のトランジスタの不純物拡散層をエツチング雰囲気に
曝さないことによる結晶欠陥発生の抑制化と、前記導電
層の下層の平坦化による前記導電層形成の容易化と、第
２のトランジスタのソース拡散層及びドレイン拡散層の
低抵抗化による電流駆動能力の確保とを、同時に図るこ
とを目的とする。
シタを設けてなるＤＲＡＭのように、第１のトランジス
タ及び第２のトランジスタを有し、第１のトランジスタ
は、その不純物拡散層をエツチング雰囲気に曝さないこ
とによる結晶欠陥発生の抑制化が強く要請され、また、
第１のトランジスタ上には絶縁膜を介して導電層を形成
することが要求され、更に、第２のトランジスタには電
流駆動能力が要求されるような半導体装置において、第
１のトランジスタの不純物拡散層をエツチング雰囲気に
曝さないことによる結晶欠陥発生の抑制化と、前記導電
層の下層の平坦化による前記導電層形成の容易化と、第
２のトランジスタのソース拡散層及びドレイン拡散層の
低抵抗化による電流駆動能力の確保とを、同時に図るこ
とを目的とする。
［課題を解決するための手段］
上記の目的は、半導体基板上に形成された第１のトラン
ジスタ及び第２のトランジスタと、前記第１のトランジ
スタの表面を覆い、且つ、前記第２のトランジスタの表
面を覆わないように被着形成された第１の絶縁膜と、前
記第１の絶縁膜の側壁部と前記第２のトランジスタのゲ
ート電極の側壁部とに形成された第２の絶縁膜からなる
側壁状絶縁膜とを設けて構成される半導体装置を使用す
ることで達成することができる。
ジスタ及び第２のトランジスタと、前記第１のトランジ
スタの表面を覆い、且つ、前記第２のトランジスタの表
面を覆わないように被着形成された第１の絶縁膜と、前
記第１の絶縁膜の側壁部と前記第２のトランジスタのゲ
ート電極の側壁部とに形成された第２の絶縁膜からなる
側壁状絶縁膜とを設けて構成される半導体装置を使用す
ることで達成することができる。
ここに、本発明の半導体装置は、半導体基板上に、第１
のトランジスタのゲート電極及び第２のトランジスタの
ゲート電極を形成する工程と、前記第１のトランジスタ
のソース拡散層及びドレイン拡散層並びに前記第２のト
ランジスタのソース拡散層及びドレイン拡散層を構成す
る不純物拡散領域を形成する工程と、前記第１のトラン
ジスタの形成領域の表面を覆い、且つ、前記第２のトラ
ンジスタの形成領域の表面を覆わないように第１の絶縁
膜を被着形成する工程と、前記第１の絶縁膜と前記第２
のトランジスタの形成領域の表面を覆うように第２の絶
縁膜を被着形成する工程と、前記第２の絶縁膜に異方性
エツチングを施して前記第１の絶縁膜の側壁部と前記第
２のトランジスタのゲート電極の側壁部とに側壁状絶縁
膜を形成する工程とを実行することにより製造すること
ができる。
のトランジスタのゲート電極及び第２のトランジスタの
ゲート電極を形成する工程と、前記第１のトランジスタ
のソース拡散層及びドレイン拡散層並びに前記第２のト
ランジスタのソース拡散層及びドレイン拡散層を構成す
る不純物拡散領域を形成する工程と、前記第１のトラン
ジスタの形成領域の表面を覆い、且つ、前記第２のトラ
ンジスタの形成領域の表面を覆わないように第１の絶縁
膜を被着形成する工程と、前記第１の絶縁膜と前記第２
のトランジスタの形成領域の表面を覆うように第２の絶
縁膜を被着形成する工程と、前記第２の絶縁膜に異方性
エツチングを施して前記第１の絶縁膜の側壁部と前記第
２のトランジスタのゲート電極の側壁部とに側壁状絶縁
膜を形成する工程とを実行することにより製造すること
ができる。
また、本発明の半導体装置は、一導電型の半導体基板上
に、第１のトランジスタのゲート電極及び第２のトラン
ジスタのゲート電極を形成する工程と、前記第１及び第
２のトランジスタのゲート電極をマスクとして前記半導
体基板に反対導電型の第１の不純物を第１の濃度にイオ
ン注入して前記第１のトランジスタのソース拡散層及び
ドレイン拡散層を形成するとともに、前記第２のトラン
ジスタのソース拡散層及びドレイン拡散層を構成する低
濃度不純物拡散層を形成する工程と、前記第１のトラン
ジスタの形成領域の表面を覆い、且つ、前記第２のトラ
ンジスタの形成領域の表面を覆わないように第１の絶縁
膜を被着形成する工程と、前記第１の絶縁膜と前記第２
のトランジスタの形成領域の表面を覆うように第２の絶
縁膜を被着形成する工程と、前記第２の絶縁膜に異方性
エツチングを施して前記層間絶縁膜の側壁部と前記第２
のトランジスタのゲート電極の側壁部に側壁状絶縁膜を
形成する工程と、少なくとも前記第２のトランジスタの
ゲート電極と該ゲート電極の側壁部の側壁状絶縁膜とを
マスクとして前記第２のトランジスタの形成領域の半導
体基板に該半導体基板とは反対導電型の第２の不純物を
前記第１の濃度に比して大なる第２の濃度にイオン注入
して前記第２のトランジスタのソース拡散層及びドレイ
ン拡散層を構成する高濃度不純物拡散層を形成する工程
とを実行することによって製造することができる。
に、第１のトランジスタのゲート電極及び第２のトラン
ジスタのゲート電極を形成する工程と、前記第１及び第
２のトランジスタのゲート電極をマスクとして前記半導
体基板に反対導電型の第１の不純物を第１の濃度にイオ
ン注入して前記第１のトランジスタのソース拡散層及び
ドレイン拡散層を形成するとともに、前記第２のトラン
ジスタのソース拡散層及びドレイン拡散層を構成する低
濃度不純物拡散層を形成する工程と、前記第１のトラン
ジスタの形成領域の表面を覆い、且つ、前記第２のトラ
ンジスタの形成領域の表面を覆わないように第１の絶縁
膜を被着形成する工程と、前記第１の絶縁膜と前記第２
のトランジスタの形成領域の表面を覆うように第２の絶
縁膜を被着形成する工程と、前記第２の絶縁膜に異方性
エツチングを施して前記層間絶縁膜の側壁部と前記第２
のトランジスタのゲート電極の側壁部に側壁状絶縁膜を
形成する工程と、少なくとも前記第２のトランジスタの
ゲート電極と該ゲート電極の側壁部の側壁状絶縁膜とを
マスクとして前記第２のトランジスタの形成領域の半導
体基板に該半導体基板とは反対導電型の第２の不純物を
前記第１の濃度に比して大なる第２の濃度にイオン注入
して前記第２のトランジスタのソース拡散層及びドレイ
ン拡散層を構成する高濃度不純物拡散層を形成する工程
とを実行することによって製造することができる。
［作用］
本発明においては、第１のトランジスタ上には第１の絶
縁膜が形成されるので、第２の絶縁膜に異方性エツチン
グを施す場合、第１のトランジスタの不純物拡散層はエ
ツチング雰囲気に曝されない。したがって、第１のトラ
ンジスタの不純物拡散層をエツチング雰囲気に曝さない
ことによる結晶欠陥発生の抑制化を図ることができる。
縁膜が形成されるので、第２の絶縁膜に異方性エツチン
グを施す場合、第１のトランジスタの不純物拡散層はエ
ツチング雰囲気に曝されない。したがって、第１のトラ
ンジスタの不純物拡散層をエツチング雰囲気に曝さない
ことによる結晶欠陥発生の抑制化を図ることができる。
また、第１の絶縁膜の側壁部に側壁状絶縁膜が形成され
るので、第１のトランジスタのゲート電極の垂直段差及
び第１の絶縁膜の垂直段差は緩和される。この結果、第
１のトランジスタの上方に導電層を形成する場合、その
残渣が残らないように、導電層を形成することができる
。即ち、導電層の形成の容易化を図ることができる。
るので、第１のトランジスタのゲート電極の垂直段差及
び第１の絶縁膜の垂直段差は緩和される。この結果、第
１のトランジスタの上方に導電層を形成する場合、その
残渣が残らないように、導電層を形成することができる
。即ち、導電層の形成の容易化を図ることができる。
また、第１の絶縁膜は第２のトランジスタ上には形成さ
れていないので、第１の絶縁膜を形成した後、あるいは
、第２の絶縁膜をエツチングした後、不純物の高濃度イ
オン注入によって、第２のトランジスタに高濃度ソース
拡散層及びドレイン拡散層を形成することができる。し
たがって、第２のトランジスタについては、そのソース
拡散層及びドレイン拡散層の低抵抗化による電流駆動能
力の確保を図ることができる。
れていないので、第１の絶縁膜を形成した後、あるいは
、第２の絶縁膜をエツチングした後、不純物の高濃度イ
オン注入によって、第２のトランジスタに高濃度ソース
拡散層及びドレイン拡散層を形成することができる。し
たがって、第２のトランジスタについては、そのソース
拡散層及びドレイン拡散層の低抵抗化による電流駆動能
力の確保を図ることができる。
［実施例］
以下、第１図を参照して、本発明の一実施例につき説明
する。
する。
第１図は本発明を適用したＤＲＡＭの製造方法の一例を
示す断端面図であり、この第１図において、第２図〜第
７図に対応する部分には同一符号を付している。
示す断端面図であり、この第１図において、第２図〜第
７図に対応する部分には同一符号を付している。
本実施例においては、先ず、第１図Ａ及びＢに示すよう
に、第２図Ａ及びＢに示すと同様の工程を実行する。
に、第２図Ａ及びＢに示すと同様の工程を実行する。
即ち、先ず、第１１ＪＡに示すように、ｐ型シリコン基
板１を用意した後、このｐ型シリコン基板１の表面を選
択酸化し、例えば膜厚を５０００人とするフィールド酸
化膜２を形成する。続いて、素子形成領域に例えば膜厚
を１５０人とする５ｉ０２膜１３及び３０を熱酸化によ
り形成した後、表面全域に例えば膜厚を２０００人とす
る多結晶シリコン層３５をＣＶＤにより形成する。
板１を用意した後、このｐ型シリコン基板１の表面を選
択酸化し、例えば膜厚を５０００人とするフィールド酸
化膜２を形成する。続いて、素子形成領域に例えば膜厚
を１５０人とする５ｉ０２膜１３及び３０を熱酸化によ
り形成した後、表面全域に例えば膜厚を２０００人とす
る多結晶シリコン層３５をＣＶＤにより形成する。
次に、第１図Ｂに示すように、多結晶シリコン層３５を
バターニングし、ゲート電極１４．３１を形成した後、
これらゲート電極１４及び３１をマスクとしてｐ型シリ
コン基板１に対してリンＰを注入エネルギー、例えば５
０ＫｅＶ、ドーズ量、例えば１×１０１３ｃｍ−２の条
件下にイオン注入して、ｎ−拡散層３６．３７．３８．
３９を形成する。
バターニングし、ゲート電極１４．３１を形成した後、
これらゲート電極１４及び３１をマスクとしてｐ型シリ
コン基板１に対してリンＰを注入エネルギー、例えば５
０ＫｅＶ、ドーズ量、例えば１×１０１３ｃｍ−２の条
件下にイオン注入して、ｎ−拡散層３６．３７．３８．
３９を形成する。
ここに、本実施例においては、ｎ−拡散層３６及び３７
をそれぞれｎ−ソース拡散層及びｎ−ドレイン拡散層と
してなるメモリセル３を構成する９ＭＯ８ＦＥＴ６０が
形成される。
をそれぞれｎ−ソース拡散層及びｎ−ドレイン拡散層と
してなるメモリセル３を構成する９ＭＯ８ＦＥＴ６０が
形成される。
次に、第１図Ｃに示すように、表面全域に例えば膜厚を
１０００人とする５ｉ０２膜６４をＣＶＤにより形成し
た後、第１図りに示すように、ＳｉＯ□膜６４のうち、
周辺回路部の５ｉｎ２膜６４ＡをＲＩＥによりエツチン
グ除去し、メモリセル部の５ｉ０２膜６４Ｂのみを残す
。このエツチングは周辺回路部のシリコン基板表面が露
出した時のプラズマ発光スペクトル強度の変化を検出す
ることで終点を検出する。なお、この場合、ゲート電極
３１の側壁部には側壁５ｉ０２膜６５．６６が形成され
る。
１０００人とする５ｉ０２膜６４をＣＶＤにより形成し
た後、第１図りに示すように、ＳｉＯ□膜６４のうち、
周辺回路部の５ｉｎ２膜６４ＡをＲＩＥによりエツチン
グ除去し、メモリセル部の５ｉ０２膜６４Ｂのみを残す
。このエツチングは周辺回路部のシリコン基板表面が露
出した時のプラズマ発光スペクトル強度の変化を検出す
ることで終点を検出する。なお、この場合、ゲート電極
３１の側壁部には側壁５ｉ０２膜６５．６６が形成され
る。
次に、第１図Ｅに示すように、表面全域に例えば膜厚を
２０００人とする５ｉｎ２膜６７をＣＶＤによって形成
した後、この５ｉ０２膜６７に対してＲＩＥを施して、
第１図Ｆに示すように、ｎ−拡散層３８及び３９を部分
的に露出させる。このエツチングも前記終点検出法を用
いるため、メモリセル部のシリコン基板表面がプラズマ
に曝されることはない。なお、このとき、５ｉ０２膜６
４Ｂのゲート電極１４に沿った側壁部及び端部の側壁部
にそれぞれ側壁５ｉ０２膜６８．６９及び７０が形成さ
れるとともに、側壁５ｉ０２膜６５及び６６の側壁部に
それぞれ側壁ＳｉＯ□膜７１及び７２が形成され、側壁
ＳｔＯ□膜６５及び７１が一体化した側壁ＳｉＯ□ＷＡ
７３と、側壁５ｉ０２Ｊｌｉ６６及び７２が一体化した
側壁ＳｉＯ□膜７４が形成される。
２０００人とする５ｉｎ２膜６７をＣＶＤによって形成
した後、この５ｉ０２膜６７に対してＲＩＥを施して、
第１図Ｆに示すように、ｎ−拡散層３８及び３９を部分
的に露出させる。このエツチングも前記終点検出法を用
いるため、メモリセル部のシリコン基板表面がプラズマ
に曝されることはない。なお、このとき、５ｉ０２膜６
４Ｂのゲート電極１４に沿った側壁部及び端部の側壁部
にそれぞれ側壁５ｉ０２膜６８．６９及び７０が形成さ
れるとともに、側壁５ｉ０２膜６５及び６６の側壁部に
それぞれ側壁ＳｉＯ□膜７１及び７２が形成され、側壁
ＳｔＯ□膜６５及び７１が一体化した側壁ＳｉＯ□ＷＡ
７３と、側壁５ｉ０２Ｊｌｉ６６及び７２が一体化した
側壁ＳｉＯ□膜７４が形成される。
次に、熱酸化を行い、第１図Ｇに示すように、ｐ型シリ
コン基板１及びゲート電極３１の露出面に例えば膜厚を
１５０人とする５ｉ０２膜７５を形成した後、５ｉ０２
膜６４Ｂ、フィールド酸化Ｍ２、ゲート電極３１、側壁
ＳｉＯ□膜７３及び７４をマスクとしてｐ型シリコン基
板１に対してヒ素Ａｓを注入エネルギー、例えば５０Ｋ
ｅＶ、ドーズ量、例えば４Ｘ １０” ｃ ｍ−２の条
件下にイオン注入し、ｎ−ソース拡散層２５及びｎ＋ソ
ース拡散層２６からなるソース拡散層２４と、ｎ−ドレ
イン拡散層２８及びｎ”ドレイン拡散層２９からなるド
レイン拡散層２７を形成する。なお、メモリセル部はレ
ジストをマスクとして使用しても良い、また、ｎ＋イオ
ン注入は第１図りに示す工程の後に、酸化を行い、その
後、行うようにしても良い。
コン基板１及びゲート電極３１の露出面に例えば膜厚を
１５０人とする５ｉ０２膜７５を形成した後、５ｉ０２
膜６４Ｂ、フィールド酸化Ｍ２、ゲート電極３１、側壁
ＳｉＯ□膜７３及び７４をマスクとしてｐ型シリコン基
板１に対してヒ素Ａｓを注入エネルギー、例えば５０Ｋ
ｅＶ、ドーズ量、例えば４Ｘ １０” ｃ ｍ−２の条
件下にイオン注入し、ｎ−ソース拡散層２５及びｎ＋ソ
ース拡散層２６からなるソース拡散層２４と、ｎ−ドレ
イン拡散層２８及びｎ”ドレイン拡散層２９からなるド
レイン拡散層２７を形成する。なお、メモリセル部はレ
ジストをマスクとして使用しても良い、また、ｎ＋イオ
ン注入は第１図りに示す工程の後に、酸化を行い、その
後、行うようにしても良い。
ここに、ソース拡散層２４と、ドレイン拡散層２７とを
有してなるｎＭＯｓ ＦＥＴ２３が形成される。
有してなるｎＭＯｓ ＦＥＴ２３が形成される。
次に、第１図Ｈに示すように、例えば、膜厚を１０００
人とする５ｉ０２膜７６をＣＶＤ法によって形成した後
、このＳｉｎ□膜７６及び５ｉ０２膜６４Ｂのｎソース
拡散層３７上にコンタクトホール７７を形成した後、表
面全域に例えば膜厚を２０００人とする多結晶シリコン
層４６を形成し、この多結晶シリコン層４６にヒ素Ａｓ
を注入エネルギー、例えば５０ＫｅＶ、ドーズ量、例え
ばｌＸｌ０”ｃｍ−２の条件下にイオン注入して低抵抗
化する。
人とする５ｉ０２膜７６をＣＶＤ法によって形成した後
、このＳｉｎ□膜７６及び５ｉ０２膜６４Ｂのｎソース
拡散層３７上にコンタクトホール７７を形成した後、表
面全域に例えば膜厚を２０００人とする多結晶シリコン
層４６を形成し、この多結晶シリコン層４６にヒ素Ａｓ
を注入エネルギー、例えば５０ＫｅＶ、ドーズ量、例え
ばｌＸｌ０”ｃｍ−２の条件下にイオン注入して低抵抗
化する。
次に、第１図１に示すように、多結晶シリコン層４６の
バターニングを行い、コンタクトホール７７を介してｎ
＋ドレイン拡散層１１にオーミックに接続する蓄積電極
１９を形成した後、蓄積電極１９の露出面に形成される
自然酸化膜をＨＦ溶液でエツチング除去する。
バターニングを行い、コンタクトホール７７を介してｎ
＋ドレイン拡散層１１にオーミックに接続する蓄積電極
１９を形成した後、蓄積電極１９の露出面に形成される
自然酸化膜をＨＦ溶液でエツチング除去する。
次に、熱酸化を行い、第１図Ｊに示すように、蓄積電極
１９の露出面に例えば膜厚を１００人とする５ｉ０２膜
からなるキャパシタ絶縁膜２０を形成した後、表面全域
に例えば膜厚を２０００人とする多結晶シリコンｌＩ４
７を形成し、この多結晶シリコン層４７にリンＰを熱拡
散して低抵抗化する。
１９の露出面に例えば膜厚を１００人とする５ｉ０２膜
からなるキャパシタ絶縁膜２０を形成した後、表面全域
に例えば膜厚を２０００人とする多結晶シリコンｌＩ４
７を形成し、この多結晶シリコン層４７にリンＰを熱拡
散して低抵抗化する。
次に、この多結晶シリコン層４７をパターニングし、第
１図Ｋに示すように、対向電極２１を形成した後、表面
全域にＰＳＧ膜１６を例えば膜厚５０００人に形成する
。
１図Ｋに示すように、対向電極２１を形成した後、表面
全域にＰＳＧ膜１６を例えば膜厚５０００人に形成する
。
次に、同じく第１図Ｋに示すように、コンタクトホール
１８．３３．３４を形成した後、ビット線１７、その他
の配線３２を形成する。ここに、スタックド・キャパシ
タ６を設けてなる本実施例のＤＲＡＭを得ることができ
る。
１８．３３．３４を形成した後、ビット線１７、その他
の配線３２を形成する。ここに、スタックド・キャパシ
タ６を設けてなる本実施例のＤＲＡＭを得ることができ
る。
かかる本実施例においては、第１図Ｆに示すように、蓄
積電極１９の下層側に設けられる５ｉ０２膜６４Ｂの側
壁部に側壁５ｉ０２膜６８．６９．７０を形成し、側壁
部の垂直段差を平坦化しているので、その後、第１図Ｈ
及び■に示すように、多結晶シリョン層４６のエツチン
グによる蓄積電極１９の形成工程において、ＳｉＯ□膜
６４Ｂの側壁部に多結晶シリコンが残存するということ
が回避される。
積電極１９の下層側に設けられる５ｉ０２膜６４Ｂの側
壁部に側壁５ｉ０２膜６８．６９．７０を形成し、側壁
部の垂直段差を平坦化しているので、その後、第１図Ｈ
及び■に示すように、多結晶シリョン層４６のエツチン
グによる蓄積電極１９の形成工程において、ＳｉＯ□膜
６４Ｂの側壁部に多結晶シリコンが残存するということ
が回避される。
この結果、かかる多結晶シリコンによる隣接する蓄積電
極１９．１９間のショートを回避することができる。し
たがって、蓄積電極１９の形成の容易化を図ることがで
きる。
極１９．１９間のショートを回避することができる。し
たがって、蓄積電極１９の形成の容易化を図ることがで
きる。
また、本実施例においては、第１図りに示すように、蓄
積電極１９が接続されるｎ−ドレイン拡散層３７の表面
は５ｉ０２膜６４Ｂで覆われてしまうので、第１図Ｅ及
びＦに示すように、５ｉ０２膜６７のエツチング時、プ
ラズマ雰囲気に曝されない。
積電極１９が接続されるｎ−ドレイン拡散層３７の表面
は５ｉ０２膜６４Ｂで覆われてしまうので、第１図Ｅ及
びＦに示すように、５ｉ０２膜６７のエツチング時、プ
ラズマ雰囲気に曝されない。
このため、ｎ−ドレイン拡散層３７の表面は金属汚染か
ら保護される。また、第１図Ｆに示すように、ｎ−ドレ
イン拡散層３７上の側壁５ｉ０２膜６９は、Ｓ１０□膜
６４Ｂを介して形成されているので、側壁５ｉｎ２膜６
９Ｂの先端部によるｐ型シリコン基板１に対するストレ
スは緩和されるとともに、ｎＭＯＳ ＦＥＴ６０のド
レイン拡散層をｎ−ドレイン拡散層３７のみによって構
成し、ｎ＋ドレイン拡散層を形成するための不純物のイ
オン注入を行っていないので、不純物を高濃度イオン注
入した後の再結晶化過程で発生する転位ループや刃状転
位などの結晶欠陥の発生を防ぐことができる。
ら保護される。また、第１図Ｆに示すように、ｎ−ドレ
イン拡散層３７上の側壁５ｉ０２膜６９は、Ｓ１０□膜
６４Ｂを介して形成されているので、側壁５ｉｎ２膜６
９Ｂの先端部によるｐ型シリコン基板１に対するストレ
スは緩和されるとともに、ｎＭＯＳ ＦＥＴ６０のド
レイン拡散層をｎ−ドレイン拡散層３７のみによって構
成し、ｎ＋ドレイン拡散層を形成するための不純物のイ
オン注入を行っていないので、不純物を高濃度イオン注
入した後の再結晶化過程で発生する転位ループや刃状転
位などの結晶欠陥の発生を防ぐことができる。
したがって、メモリセル３の電荷保持特性の向上化を図
ることができる。
ることができる。
また、本実施例においては、周辺回路を構成するｎＭＯ
ｓ ＦＥＴ２３はＬＤＤ構造とし、ｎ＋ソース拡散層
２６及びｎ＋ドレイン拡散層２９を設けているので、ソ
ース拡散層２４及びドレイン拡散層２７の抵抗値を小さ
くすることができる。
ｓ ＦＥＴ２３はＬＤＤ構造とし、ｎ＋ソース拡散層
２６及びｎ＋ドレイン拡散層２９を設けているので、ソ
ース拡散層２４及びドレイン拡散層２７の抵抗値を小さ
くすることができる。
したがって、周辺回路４のトランジスタとしての電流駆
動能力を確保することができる。
動能力を確保することができる。
このように、本実施例によれば、蓄積電極１９の下層に
形成する５ｉ０２膜６４Ｂの垂直段差の平坦化による蓄
積電極１９の形成の容易化と、蓄積電極１９が接続され
るｎＭＯｓ ＦＥＴ６０のｎドレイン拡散層３７にお
ける結晶欠陥発生の抑制化によるメモリセル３の電荷保
持特性の向上化と、周辺回路４を構成するｎＭＯｓ
ＦＥＴ２３のソース拡散層２４及びドレイン拡散層２７
の低抵抗化によるｎＭＯｓ ＦＥＴ２３の電流駆動能
力の確保とを同時に図ることができる。
形成する５ｉ０２膜６４Ｂの垂直段差の平坦化による蓄
積電極１９の形成の容易化と、蓄積電極１９が接続され
るｎＭＯｓ ＦＥＴ６０のｎドレイン拡散層３７にお
ける結晶欠陥発生の抑制化によるメモリセル３の電荷保
持特性の向上化と、周辺回路４を構成するｎＭＯｓ
ＦＥＴ２３のソース拡散層２４及びドレイン拡散層２７
の低抵抗化によるｎＭＯｓ ＦＥＴ２３の電流駆動能
力の確保とを同時に図ることができる。
なお、上述の実施例においては、メモリセルを構成する
トランジスタを第１のトランジスタとし、周辺回路を構
成するトランジスタを第２のトランジスタとする場合に
つき述べたが、センスアンプを構成するトランジスタを
第１のトランジスタとする場合にも適用できるものであ
る。
トランジスタを第１のトランジスタとし、周辺回路を構
成するトランジスタを第２のトランジスタとする場合に
つき述べたが、センスアンプを構成するトランジスタを
第１のトランジスタとする場合にも適用できるものであ
る。
また、上述の実施例においては、スタックド・キャパシ
タを設けてなるＤＲＡＭについて説明したが、本発明は
、その他、スタティックＲＡＭ等にも適用できるもので
ある。
タを設けてなるＤＲＡＭについて説明したが、本発明は
、その他、スタティックＲＡＭ等にも適用できるもので
ある。
［発明の効果］
本発明によれば、第１のトランジスタ及び第２のトラン
ジスタを有し、第１のトランジスタは、その不純物拡散
層をエツチング雰囲気に曝さないことによる結晶欠陥発
生の抑制化が強く要請され、また、第１のトランジスタ
上には絶縁膜を介して導電層を形成することが要求され
、更に、第２のトランジスタには電流駆動能力が要求さ
れる半導体装置において、第１のトランジスタの不純物
拡散層をエツチング雰囲気に曝さないことによる結晶欠
陥発生の抑制化と、前記導電層下層の平坦化による前記
導電層形成の容易化と、第２のトランジスタのソース拡
散層及びドレイン拡散層の低抵抗化による電流駆動能力
の確保とを、同時に図ることができる。
ジスタを有し、第１のトランジスタは、その不純物拡散
層をエツチング雰囲気に曝さないことによる結晶欠陥発
生の抑制化が強く要請され、また、第１のトランジスタ
上には絶縁膜を介して導電層を形成することが要求され
、更に、第２のトランジスタには電流駆動能力が要求さ
れる半導体装置において、第１のトランジスタの不純物
拡散層をエツチング雰囲気に曝さないことによる結晶欠
陥発生の抑制化と、前記導電層下層の平坦化による前記
導電層形成の容易化と、第２のトランジスタのソース拡
散層及びドレイン拡散層の低抵抗化による電流駆動能力
の確保とを、同時に図ることができる。
例えば、本発明をスタックド・キャパシタを設けてなる
ＤＲＡＭに適用する場合には、蓄積電極が接続されるト
ランジスタの不純物拡散層における結晶欠陥発生の抑制
化によるメモリセルの電荷保持特性の向上化と、蓄積電
極の下層に形成する眉間絶縁膜の垂直段差の平坦化によ
る蓄積電極の形成の容易化と、周辺回路を構成するトラ
ンジスタのソース拡散層及びドレイン拡散層の低抵抗化
による電流駆動能力の確保とを同時に図ることができる
。
ＤＲＡＭに適用する場合には、蓄積電極が接続されるト
ランジスタの不純物拡散層における結晶欠陥発生の抑制
化によるメモリセルの電荷保持特性の向上化と、蓄積電
極の下層に形成する眉間絶縁膜の垂直段差の平坦化によ
る蓄積電極の形成の容易化と、周辺回路を構成するトラ
ンジスタのソース拡散層及びドレイン拡散層の低抵抗化
による電流駆動能力の確保とを同時に図ることができる
。
第１図Ａ−には本発明を適用したＤＲＡＭの製造方法の
一例を示す断端面図、 第２図Ａ−には従来例によるＤＲＡＭの製造方法を示す
断端面図、 第３図Ａ−Ｃは第２図従来例において、メモリセルを構
成するｎＭＯｓ ＦＥＴのゲート電極に形成する側壁
５ｉ０２膜の機能を説明するための断端面図、 第４図は第２図従来例において、メモリセルを構成する
ｎＭＯｓ ＦＥＴのゲート電極に形成する側壁ＳｉＯ
□膜の機能を説明するための平面図、第５図は第２図従
来例が有する−の問題点を解消するようにしたＤＲＡＭ
の製造方法を示す断端面図、 第６図Ａ〜Ｄは第２図従来例が有する他の問題点を解消
するようにしたＤＲＡＭの製造方法を示す断端面図、 第７図は第６図例が有する問題点を説明するための断端
面図である。 １・・・ｐ型シリコン基板 ３・・・メモリセル ４・・・周辺回路 ２３・・・周辺回路を構成するｎＭＯｓ ＦＥＴ６０
・・・メモリセルを構成するｎＭＯｓ ＦＥＴ６８・
・・側壁Ｓ′０２膜 ６９・・・側壁Ｓ°０２膜 ７０・・・側壁Ｓ°０２膜 ７３・・・側壁Ｓ°０２膜 ７４・・・側壁Ｓ°０２膜
一例を示す断端面図、 第２図Ａ−には従来例によるＤＲＡＭの製造方法を示す
断端面図、 第３図Ａ−Ｃは第２図従来例において、メモリセルを構
成するｎＭＯｓ ＦＥＴのゲート電極に形成する側壁
５ｉ０２膜の機能を説明するための断端面図、 第４図は第２図従来例において、メモリセルを構成する
ｎＭＯｓ ＦＥＴのゲート電極に形成する側壁ＳｉＯ
□膜の機能を説明するための平面図、第５図は第２図従
来例が有する−の問題点を解消するようにしたＤＲＡＭ
の製造方法を示す断端面図、 第６図Ａ〜Ｄは第２図従来例が有する他の問題点を解消
するようにしたＤＲＡＭの製造方法を示す断端面図、 第７図は第６図例が有する問題点を説明するための断端
面図である。 １・・・ｐ型シリコン基板 ３・・・メモリセル ４・・・周辺回路 ２３・・・周辺回路を構成するｎＭＯｓ ＦＥＴ６０
・・・メモリセルを構成するｎＭＯｓ ＦＥＴ６８・
・・側壁Ｓ′０２膜 ６９・・・側壁Ｓ°０２膜 ７０・・・側壁Ｓ°０２膜 ７３・・・側壁Ｓ°０２膜 ７４・・・側壁Ｓ°０２膜
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成された第１のトランジスタ及び
第２のトランジスタと、 前記第１のトランジスタの表面を覆い、且つ、前記第２
のトランジスタの表面を覆わないように被着形成された
第１の絶縁膜と、 前記第１の絶縁膜の側壁部と前記第２のトランジスタの
ゲート電極の側壁部とに形成された第２の絶縁膜からな
る側壁状絶縁膜とを 有することを特徴とする半導体装置。 ２、半導体基板上に、第１のトランジスタのゲート電極
及び第２のトランジスタのゲート電極を形成する工程と
、 前記第１のトランジスタのソース拡散層及びドレイン拡
散層並びに前記第２のトランジスタのソース拡散層及び
ドレイン拡散層を構成する不純物拡散領域を形成する工
程と、 前記第１のトランジスタの形成領域の表面を覆い、且つ
、前記第２のトランジスタの形成領域の表面を覆わない
ように第１の絶縁膜を被着形成する工程と、 前記第１の絶縁膜と前記第２のトランジスタの形成領域
の表面を覆うように第２の絶縁膜を被着形成する工程と
、 前記第２の絶縁膜に異方性エッチングを施して前記第１
の絶縁膜の側壁部と前記第２のトランジスタのゲート電
極の側壁部とに側壁状絶縁膜を形成する工程とを 含んでなることを特徴とする半導体装置の製造方法。 ３、一導電型の半導体基板上に、第１のトランジスタの
ゲート電極及び第２のトランジスタのゲート電極を形成
する工程と、 前記第１及び第２のトランジスタのゲート電極をマスク
として前記半導体基板に反対導電型の第１の不純物を第
１の濃度にイオン注入して前記第１のトランジスタのソ
ース拡散層及びドレイン拡散層を形成するとともに、前
記第２のトランジスタのソース拡散層及びドレイン拡散
層を構成する低濃度不純物拡散層を形成する工程と、 前記第１のトランジスタの形成領域の表面を覆い、且つ
、前記第２のトランジスタの形成領域の表面を覆わない
ように第１の絶縁膜を被着形成する工程と、 前記第１の絶縁膜と前記第２のトランジスタの形成領域
の表面を覆うように第２の絶縁膜を被着形成する工程と
、 前記第２の絶縁膜に異方性エッチングを施して前記第１
の絶縁膜の側壁部と前記第２のトランジスタのゲート電
極の側壁部に側壁状絶縁膜を形成する工程と、 少なくとも前記第２のトランジスタのゲート電極と該ゲ
ート電極の側壁部の側壁状絶縁膜とをマスクとして前記
第２のトランジスタの形成領域の半導体基板に該半導体
基板とは反対導電型の第２の不純物を前記第１の濃度に
比して大なる第２の濃度にイオン注入して前記第２のト
ランジスタのソース拡散層及びドレイン拡散層を構成す
る高濃度不純物拡散層を形成する工程とを 含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (6)
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|---|---|---|---|
| JP1137861A JPH0821687B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置及びその製造方法 |
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