JPH05160404A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05160404A JPH05160404A JP32583491A JP32583491A JPH05160404A JP H05160404 A JPH05160404 A JP H05160404A JP 32583491 A JP32583491 A JP 32583491A JP 32583491 A JP32583491 A JP 32583491A JP H05160404 A JPH05160404 A JP H05160404A
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Abstract
(57)【要約】
【目的】本発明は、ＳＯＩ基板に形成されチャネル領域
が完全空乏化する薄膜トランジスタの製造方法に関し、
シリコン層がチャネル領域では薄くソース領域及びドレ
イン領域では厚くなるような薄膜トランジスタの製造方
法を提供することを目的とする。 【構成】ＳＯＩ基板のシリコン層１２表面を酸化してマ
スク酸化膜１４を形成し、マスク酸化膜１４をパターニ
ングしてチャネル形成予定領域上のみに残存させ、シリ
コン層１２のチャネル形成予定領域外にＣＶＤシリコン
層１６を形成し、マスク酸化膜１２をマスクとして不純
物をイオン注入してソース領域３２及びドレイン領域３
４を形成し、マスク酸化膜１４を除去し、シリコン層１
２のチャネル領域上にゲート酸化膜２４を介してゲート
電極３０を形成するように構成する。
が完全空乏化する薄膜トランジスタの製造方法に関し、
シリコン層がチャネル領域では薄くソース領域及びドレ
イン領域では厚くなるような薄膜トランジスタの製造方
法を提供することを目的とする。 【構成】ＳＯＩ基板のシリコン層１２表面を酸化してマ
スク酸化膜１４を形成し、マスク酸化膜１４をパターニ
ングしてチャネル形成予定領域上のみに残存させ、シリ
コン層１２のチャネル形成予定領域外にＣＶＤシリコン
層１６を形成し、マスク酸化膜１２をマスクとして不純
物をイオン注入してソース領域３２及びドレイン領域３
４を形成し、マスク酸化膜１４を除去し、シリコン層１
２のチャネル領域上にゲート酸化膜２４を介してゲート
電極３０を形成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に、ＳＯ
Ｉ基板に形成されチャネル領域が完全空乏化する薄膜ト
ランジスタの製造方法に関する。
Ｉ基板に形成されチャネル領域が完全空乏化する薄膜ト
ランジスタの製造方法に関する。
【０００２】
【従来の技術】シリコン層が下地酸化膜上に形成された
ＳＯＩ(Silicon On Insulator)基板上に形成される素子
として、薄いシリコン層をチャネル領域とする薄膜トラ
ンジスタが知られている。この薄膜トランジスタは、チ
ャネル領域を完全空乏化させることにより、良好なスイ
ッチング特性が得られ、短チャネル効果を抑制でき、電
子移動度が高くなるという良好な素子特性を得ることが
できると共に、完全な素子分離が可能であるという特徴
を有している。
ＳＯＩ(Silicon On Insulator)基板上に形成される素子
として、薄いシリコン層をチャネル領域とする薄膜トラ
ンジスタが知られている。この薄膜トランジスタは、チ
ャネル領域を完全空乏化させることにより、良好なスイ
ッチング特性が得られ、短チャネル効果を抑制でき、電
子移動度が高くなるという良好な素子特性を得ることが
できると共に、完全な素子分離が可能であるという特徴
を有している。
【０００３】薄膜トランジスタのチャネル領域を完全空
乏化させるための条件は、ＳＯＩ基板のシリコン層の不
純物濃度によって決定されるチャネル領域の最大空乏幅
とシリコン層の厚さによって決定される。ある程度のシ
リコン層の厚さがあっても不純物濃度が低ければチャネ
ル領域を完全空乏化することができるが、不純物濃度を
低くするにも限界があるため、シリコン層の厚さを薄く
することによりチャネル領域が完全空乏化する薄膜トラ
ンジスタを実現することが行われている。
乏化させるための条件は、ＳＯＩ基板のシリコン層の不
純物濃度によって決定されるチャネル領域の最大空乏幅
とシリコン層の厚さによって決定される。ある程度のシ
リコン層の厚さがあっても不純物濃度が低ければチャネ
ル領域を完全空乏化することができるが、不純物濃度を
低くするにも限界があるため、シリコン層の厚さを薄く
することによりチャネル領域が完全空乏化する薄膜トラ
ンジスタを実現することが行われている。
【０００４】
【発明が解決しようとする課題】しかしながら、シリコ
ン層の厚さを薄くすると製造工程上において種々の問題
が発生する。例えば、チャネル領域を十分に完全空乏化
するために、シリコン層の厚さを５０ｎｍ以下にする
と、ソース領域及びドレイン領域を形成するための不純
物のイオン注入により発生した結晶欠陥により、コンタ
クトホールがシリコン層を突き抜けてしまうという問題
があった。コンタクトホールがシリコン層を突き抜けて
下地酸化膜まで達してしまうと、コンタクト抵抗がシリ
コン層の厚さによって決定されるようになり、シリコン
層が薄いためにコンタクト抵抗が非常に高くなりトラン
ジスタ特性を劣化させるという問題があった。
ン層の厚さを薄くすると製造工程上において種々の問題
が発生する。例えば、チャネル領域を十分に完全空乏化
するために、シリコン層の厚さを５０ｎｍ以下にする
と、ソース領域及びドレイン領域を形成するための不純
物のイオン注入により発生した結晶欠陥により、コンタ
クトホールがシリコン層を突き抜けてしまうという問題
があった。コンタクトホールがシリコン層を突き抜けて
下地酸化膜まで達してしまうと、コンタクト抵抗がシリ
コン層の厚さによって決定されるようになり、シリコン
層が薄いためにコンタクト抵抗が非常に高くなりトラン
ジスタ特性を劣化させるという問題があった。
【０００５】本発明の目的は、シリコン層がチャネル領
域では薄くソース領域及びドレイン領域では厚くなるよ
うな薄膜トランジスタを形成することができる半導体装
置の製造方法を提供することにある。
域では薄くソース領域及びドレイン領域では厚くなるよ
うな薄膜トランジスタを形成することができる半導体装
置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的は、下地酸化膜
上にシリコン層が形成されたＳＯＩ基板の前記シリコン
層表面を酸化してマスク酸化膜を形成する第１の工程
と、前記マスク酸化膜をパターニングして前記シリコン
層のチャネル形成予定領域上のみに前記マスク酸化膜を
残存させる第２の工程と、前記シリコン層のチャネル形
成予定領域外の領域上にＣＶＤ法によるＣＶＤシリコン
層を形成する第３の工程と、前記マスク酸化膜をマスク
として不純物をイオン注入することにより、前記ＣＶＤ
シリコン層及び前記チャネル形成予定領域外の前記シリ
コン層にソース領域及びドレイン領域を形成する第４の
工程と、前記マスク酸化膜を除去する第５の工程と、前
記シリコン層のチャネル形成予定領域上にゲート酸化膜
を形成する第６の工程と、前記ゲート酸化膜上にゲート
電極を形成する第７の工程とを有することを特徴とする
半導体装置の製造方法によって達成される。
上にシリコン層が形成されたＳＯＩ基板の前記シリコン
層表面を酸化してマスク酸化膜を形成する第１の工程
と、前記マスク酸化膜をパターニングして前記シリコン
層のチャネル形成予定領域上のみに前記マスク酸化膜を
残存させる第２の工程と、前記シリコン層のチャネル形
成予定領域外の領域上にＣＶＤ法によるＣＶＤシリコン
層を形成する第３の工程と、前記マスク酸化膜をマスク
として不純物をイオン注入することにより、前記ＣＶＤ
シリコン層及び前記チャネル形成予定領域外の前記シリ
コン層にソース領域及びドレイン領域を形成する第４の
工程と、前記マスク酸化膜を除去する第５の工程と、前
記シリコン層のチャネル形成予定領域上にゲート酸化膜
を形成する第６の工程と、前記ゲート酸化膜上にゲート
電極を形成する第７の工程とを有することを特徴とする
半導体装置の製造方法によって達成される。
【０００７】
【作用】本発明によれば、シリコン層のチャネル領域が
完全空乏化するのに十分なほど薄いにもかかわらず、チ
ャネル領域外のソース領域及びドレイン領域ではコンタ
クトホールの突き抜けが発生しない程度に厚くなるよう
な薄膜トランジスタを形成することができる。
完全空乏化するのに十分なほど薄いにもかかわらず、チ
ャネル領域外のソース領域及びドレイン領域ではコンタ
クトホールの突き抜けが発生しない程度に厚くなるよう
な薄膜トランジスタを形成することができる。
【０００８】
【実施例】本発明の一実施例による半導体装置の製造方
法を図１乃至図４を用いて説明する。まず、例えば、Ｓ
ＩＭＯＸ(Separation by Implanted Oxygen)技術によ
り、下地酸化膜１０上に約２００ｎｍ厚のシリコン層１
２が形成されたＳＯＩ基板を形成する。このＳＯＩ基板
のシリコン層１２表面を約１５０ｎｍ厚さだけウェット
酸化して、シリコン層１２を約５０ｎｍ厚だけ残し、約
３００ｎｍ厚のマスク酸化膜１４を形成する（図１
（ａ））。
法を図１乃至図４を用いて説明する。まず、例えば、Ｓ
ＩＭＯＸ(Separation by Implanted Oxygen)技術によ
り、下地酸化膜１０上に約２００ｎｍ厚のシリコン層１
２が形成されたＳＯＩ基板を形成する。このＳＯＩ基板
のシリコン層１２表面を約１５０ｎｍ厚さだけウェット
酸化して、シリコン層１２を約５０ｎｍ厚だけ残し、約
３００ｎｍ厚のマスク酸化膜１４を形成する（図１
（ａ））。
【０００９】次に、マスク酸化膜１４をパターニングし
て、シリコン層１２のチャネル形成予定領域上のみにマ
スク酸化膜１４を残存させる（図１（ｂ））。次に、Ｃ
ＶＤ法により約４００ｎｍ厚のアモルファスシリコン層
１６を全面に堆積する（図１（ｃ））。なお、アモルフ
ァスシリコン層１６の代わりにＣＶＤ法による多結晶シ
リコン層を堆積してもよい。
て、シリコン層１２のチャネル形成予定領域上のみにマ
スク酸化膜１４を残存させる（図１（ｂ））。次に、Ｃ
ＶＤ法により約４００ｎｍ厚のアモルファスシリコン層
１６を全面に堆積する（図１（ｃ））。なお、アモルフ
ァスシリコン層１６の代わりにＣＶＤ法による多結晶シ
リコン層を堆積してもよい。
【００１０】次に、チャネル形成予定領域上に形成され
たマスク酸化膜１４をストッパーとしてアモルファスシ
リコン層１６を機械的に研磨し、シリコン層１２のチャ
ネル形成予定領域外の領域上に約３００ｎｍ厚のアモル
ファスシリコン層１６を残存させる（図２（ａ））。次
に、ＣＶＤ法により約１５ｎｍ厚のＣＶＤ酸化膜１８を
堆積した後に、チャネル形成予定領域上のマスク酸化膜
１４をマスクとして、加速エネルギが５０ｋｅＶ、ドー
ズ量が４Ｅ１５ｃｍ-2の条件により、砒素（Ａｓ）をイ
オン注入する（図２（ｂ））。チャネル形成予定領域外
の領域は、約５０ｎｍ厚のシリコン層１２上に約３００
ｎｍ厚のアモルファスシリコン層１６が積層されている
ので、砒素のイオン注入により発生した結晶欠陥の回復
が容易であり、その後、コンタクトホールを形成しても
従来のように下地酸化膜１０までコンタクトホールが突
き抜けることがない。
たマスク酸化膜１４をストッパーとしてアモルファスシ
リコン層１６を機械的に研磨し、シリコン層１２のチャ
ネル形成予定領域外の領域上に約３００ｎｍ厚のアモル
ファスシリコン層１６を残存させる（図２（ａ））。次
に、ＣＶＤ法により約１５ｎｍ厚のＣＶＤ酸化膜１８を
堆積した後に、チャネル形成予定領域上のマスク酸化膜
１４をマスクとして、加速エネルギが５０ｋｅＶ、ドー
ズ量が４Ｅ１５ｃｍ-2の条件により、砒素（Ａｓ）をイ
オン注入する（図２（ｂ））。チャネル形成予定領域外
の領域は、約５０ｎｍ厚のシリコン層１２上に約３００
ｎｍ厚のアモルファスシリコン層１６が積層されている
ので、砒素のイオン注入により発生した結晶欠陥の回復
が容易であり、その後、コンタクトホールを形成しても
従来のように下地酸化膜１０までコンタクトホールが突
き抜けることがない。
【００１１】次に、約９５０℃で約６０分間アニールす
ると、アモルファスシリコン層１６が再結晶化すると共
に、イオン注入された砒素が活性化して、チャネル形成
予定領域外にソース領域２０及びドレイン領域２２が形
成される（図２（ｃ））。次に、マスク酸化膜１４をフ
ッ酸により除去すると、チャネル形成予定領域のシリコ
ン層１２が薄く、周囲のソース領域２０及びドレイン領
域２２が厚い素子構造が実現する（図３（ａ））。
ると、アモルファスシリコン層１６が再結晶化すると共
に、イオン注入された砒素が活性化して、チャネル形成
予定領域外にソース領域２０及びドレイン領域２２が形
成される（図２（ｃ））。次に、マスク酸化膜１４をフ
ッ酸により除去すると、チャネル形成予定領域のシリコ
ン層１２が薄く、周囲のソース領域２０及びドレイン領
域２２が厚い素子構造が実現する（図３（ａ））。
【００１２】次に、ドライ酸化により薄いゲート酸化膜
２４を全面に形成する（図３（ｂ））。次に、ＣＶＤ法
により約４００ｎｍ厚の多結晶シリコン層２６を全面に
堆積する（図３（ｃ））。次に、多結晶シリコン層２６
に燐（Ｐ）を拡散させて低抵抗化した後に、ゲート酸化
膜２４をストッパーとして多結晶シリコン層２６を機械
的に研磨し、チャネル形成予定領域上に多結晶シリコン
層２６を残存させると共に、周囲のゲート酸化膜２４を
除去してソース領域２０及びドレイン領域２２を露出さ
せる（図４（ａ））。
２４を全面に形成する（図３（ｂ））。次に、ＣＶＤ法
により約４００ｎｍ厚の多結晶シリコン層２６を全面に
堆積する（図３（ｃ））。次に、多結晶シリコン層２６
に燐（Ｐ）を拡散させて低抵抗化した後に、ゲート酸化
膜２４をストッパーとして多結晶シリコン層２６を機械
的に研磨し、チャネル形成予定領域上に多結晶シリコン
層２６を残存させると共に、周囲のゲート酸化膜２４を
除去してソース領域２０及びドレイン領域２２を露出さ
せる（図４（ａ））。
【００１３】次に、全面にカバー膜２８を形成して、ゲ
ート電極２６、ソース領域２０及びドレイン領域２２と
コンタクトするためのコンタクトホールをカバー膜２８
に形成し、アルミニウムからなるゲート電極３０、ソー
ス電極３２、ドレイン電極３４を形成して、薄膜トラン
ジスタを完成する（図４（ｂ））。このように本実施例
によれば、シリコン層のチャネル領域が完全空乏化する
のに十分なほど薄いにもかかわらず、チャネル領域外の
ソース領域及びドレイン領域ではコンタクトホールの突
き抜けが発生しない程度に厚くなるような薄膜トランジ
スタを形成することができる。
ート電極２６、ソース領域２０及びドレイン領域２２と
コンタクトするためのコンタクトホールをカバー膜２８
に形成し、アルミニウムからなるゲート電極３０、ソー
ス電極３２、ドレイン電極３４を形成して、薄膜トラン
ジスタを完成する（図４（ｂ））。このように本実施例
によれば、シリコン層のチャネル領域が完全空乏化する
のに十分なほど薄いにもかかわらず、チャネル領域外の
ソース領域及びドレイン領域ではコンタクトホールの突
き抜けが発生しない程度に厚くなるような薄膜トランジ
スタを形成することができる。
【００１４】本発明は上記実施例に限らず種々の変形が
可能である。例えば、上記実施例では、ＣＶＤシリコン
層を堆積した後に機械的に研磨することにより、チャネ
ル形成予定領域外の領域上にＣＶＤシリコン層を残存さ
せたが、エッチング等の他の平坦化技術により行っても
よい。また、上記実施例では、多結晶シリコン層を堆積
した後に機械的に研磨することにより、ゲート電極を形
成したが、他の方法によりゲート電極を形成してもよ
い。
可能である。例えば、上記実施例では、ＣＶＤシリコン
層を堆積した後に機械的に研磨することにより、チャネ
ル形成予定領域外の領域上にＣＶＤシリコン層を残存さ
せたが、エッチング等の他の平坦化技術により行っても
よい。また、上記実施例では、多結晶シリコン層を堆積
した後に機械的に研磨することにより、ゲート電極を形
成したが、他の方法によりゲート電極を形成してもよ
い。
【００１５】
【発明の効果】以上の通り、本発明によれば、シリコン
層のチャネル領域が完全空乏化するのに十分なほど薄い
にもかかわらず、チャネル領域外のソース領域及びドレ
イン領域ではコンタクトホールの突き抜けが発生しない
程度に厚くなるような薄膜トランジスタを形成すること
ができる。したがって、チャネル領域を完全空乏化させ
ることにより、スイッチング特性が良好で、短チャネル
効果を抑制でき、電子移動度が高い良好なトランジスタ
特性を有すると共に、ソース電極及びドレイン電極のコ
ンタクト抵抗が低い薄膜トランジスタを実現することが
できる。
層のチャネル領域が完全空乏化するのに十分なほど薄い
にもかかわらず、チャネル領域外のソース領域及びドレ
イン領域ではコンタクトホールの突き抜けが発生しない
程度に厚くなるような薄膜トランジスタを形成すること
ができる。したがって、チャネル領域を完全空乏化させ
ることにより、スイッチング特性が良好で、短チャネル
効果を抑制でき、電子移動度が高い良好なトランジスタ
特性を有すると共に、ソース電極及びドレイン電極のコ
ンタクト抵抗が低い薄膜トランジスタを実現することが
できる。
【図１】本発明の一実施例による半導体装置の製造方法
を示す工程図（その１）である。
を示す工程図（その１）である。
【図２】本発明の一実施例による半導体装置の製造方法
を示す工程図（その２）である。
を示す工程図（その２）である。
【図３】本発明の一実施例による半導体装置の製造方法
を示す工程図（その３）である。
を示す工程図（その３）である。
【図４】本発明の一実施例による半導体装置の製造方法
を示す工程図（その４）である。
を示す工程図（その４）である。
１０…下地酸化膜 １２…シリコン層 １４…マスク酸化膜 １６…アモルファスシリコン層 １８…ＣＶＤ酸化膜 ２０…ソース領域 ２２…ドレイン領域 ２４…ゲート酸化膜 ２６…多結晶シリコン層 ２８…カバー膜 ３０…ゲート電極 ３２…ソース電極 ３４…ドレイン電極
Claims (3)
- 【請求項１】 下地酸化膜上にシリコン層が形成された
ＳＯＩ基板の前記シリコン層表面を酸化してマスク酸化
膜を形成する第１の工程と、 前記マスク酸化膜をパターニングして前記シリコン層の
チャネル形成予定領域上のみに前記マスク酸化膜を残存
させる第２の工程と、 前記シリコン層のチャネル形成予定領域外の領域上にＣ
ＶＤ法によるＣＶＤシリコン層を形成する第３の工程
と、 前記マスク酸化膜をマスクとして不純物をイオン注入す
ることにより、前記ＣＶＤシリコン層及び前記チャネル
形成予定領域外の前記シリコン層にソース領域及びドレ
イン領域を形成する第４の工程と、 前記マスク酸化膜を除去する第５の工程と、 前記シリコン層のチャネル形成予定領域上にゲート酸化
膜を形成する第６の工程と、 前記ゲート酸化膜上にゲート電極を形成する第７の工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第３の工程は、 前記マスク酸化膜上及び前記シリコン層上にＣＶＤ法に
よりＣＶＤシリコン層を堆積する工程と、 前記マスク酸化膜をストッパーとして前記ＣＶＤシリコ
ン層を研磨することにより、前記シリコン層のチャネル
形成予定領域外の領域上に前記ＣＶＤシリコン層を残存
させる工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 前記第７の工程は、 全面に多結晶シリコン層を堆積する工程と、 前記多結晶シリコン層を研磨することにより、前記チャ
ネル形成予定領域上に前記多結晶シリコン層を残存させ
て前記ゲート電極を形成する工程とを有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32583491A JPH05160404A (ja) | 1991-12-10 | 1991-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32583491A JPH05160404A (ja) | 1991-12-10 | 1991-12-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160404A true JPH05160404A (ja) | 1993-06-25 |
Family
ID=18181134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32583491A Withdrawn JPH05160404A (ja) | 1991-12-10 | 1991-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160404A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450762B1 (ko) * | 2002-09-19 | 2004-10-01 | 한국전자통신연구원 | 초미세 에스오아이 모스 전계효과 트랜지스터 및 그의제조방법 |
| US7456473B2 (en) | 2005-01-20 | 2008-11-25 | Fujitsu Limited | MOS field effect transistor and manufacture method thereof |
-
1991
- 1991-12-10 JP JP32583491A patent/JPH05160404A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450762B1 (ko) * | 2002-09-19 | 2004-10-01 | 한국전자통신연구원 | 초미세 에스오아이 모스 전계효과 트랜지스터 및 그의제조방법 |
| US7456473B2 (en) | 2005-01-20 | 2008-11-25 | Fujitsu Limited | MOS field effect transistor and manufacture method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |