TW202349634A - 穿過主動區至背側電力軌之通孔 - Google Patents

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薩加里卡 謬克什
尼克希爾 賈因
達維卡 薩卡 葛蘭特
瑞龍 謝
崔起植
喬杜里 普拉布迪亞 羅伊
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美商萬國商業機器公司
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Abstract

根據本發明之實施例，一種半導體裝置包括一第一源極/汲極及一第二源極/汲極。一第一源極/汲極接點包括一第一部分及一第二部分。該第一源極/汲極接點之該第一部分位於該第一源極/汲極正上方。該第一源極/汲極接點之該第二部分垂直地延伸經過該第一源極/汲極。該第一源極/汲極與該第一源極/汲極接點之該第二部分的一第一區段的三個不同側直接接觸。

Description

穿過主動區至背側電力軌之通孔
本發明大體上係關於微電子領域，且更特定言之，係關於一種半導體裝置結構及一種用於形成半導體裝置之方法。
奈米片(NS)為持續CMOS縮放中之領先的裝置架構。然而，奈米片技術已在按比例縮小時表現出問題，以至於隨著裝置變得愈來愈小以及愈來愈緊湊，所述裝置會彼此干擾。此外，隨著裝置變得愈來愈小以及愈來愈緊湊，形成至背側電力網路的連接變得愈來愈困難。
根據本發明之實施例，一種半導體裝置包括一第一源極/汲極及一第二源極/汲極。一第一源極/汲極接點包括一第一部分及一第二部分。該第一源極/汲極接點之該第一部分位於該第一源極/汲極正上方。該第一源極/汲極接點之該第二部分垂直地延伸經過該第一源極/汲極。該第一源極/汲極與該第一源極/汲極接點之該第二部分的一第一區段的三個不同側直接接觸。一背側電力軌與該第一源極/汲極接點之該第二部分的一表面接觸。該背側電力軌之一底部表面大於該第一源極/汲極接點之該第二部分之一頂部表面。
根據本發明之實施例，一第一源極/汲極及一第二源極/汲極形成於一內埋氧化物層上。形成包括一第一部分及一第二部分之一第一源極/汲極接點。該第一源極/汲極接點之該第一部分形成於該第一源極/汲極正上方。該第一源極/汲極接點之該第二部分經形成以垂直地延伸經過該第一源極/汲極。該第一源極/汲極經形成而與該第一源極/汲極接點之該第二部分的一第一區段的三個不同側直接接觸。
本文中揭示所主張結構及方法之詳細實施例；然而，可理解，所揭示實施例僅說明可以各種形式體現的所主張之結構及方法。然而，本發明可以許多不同形式體現且不應解釋為限於本文中所闡述之例示性實施例。在描述中，可省略熟知之特徵及技術之細節以避免不必要地混淆所呈現之實施例。
應理解，單數形式「一(a、an)」以及「所述」包含多個提及物，除非上下文另外清楚地指定。因此，舉例而言，除非上下文另外明確規定，否則對「組件表面」之引用包括對此類表面中之一或多者的引用。
本說明書中對「一項實施例」、「一實施例」、「一實例實施例」等之參考指示所描述之實施例可包括一特定特徵、結構或特性，但每一實施例可能不包括該特定特徵、結構或特性。此外，此等短語未必指代相同實施例。另外，在結合實施例來描述特定特徵、結構或特性時，應理解，無論是否予以明確描述，結合其他實施例實現此類特徵、結構或特性在一般熟習此項技術者之認識範圍內。
在下文中出於描述之目的，術語「上部」、「下部」、「右側」、「左側」、「垂直」、「水平」、「頂部」、「底部」及其衍生詞應與所揭示的結構及方法之關係就如在繪製圖式中定向那樣。術語「上覆」、「在頂上」、「在頂部上」、「形成於上」或「形成於頂上」意謂第一元件(諸如，第一結構)存在於第二元件(諸如，第二結構)上，其中介入元件(諸如，界面結構)可存在於第一元件與第二元件之間。術語「直接接觸」意謂第一元件(諸如，第一結構)及第二元件(諸如，第二結構)在兩個元件之界面處沒有任何中間導電、絕緣或半導體層之情況下連接。
為了不混淆本發明之實施例的呈現，在以下詳細描述中，此項技術中已知之一些處理步驟或操作可已組合在一起以用於呈現及出於說明性目的，並且在一些例子中可能尚未詳細地描述。在其他情況下，可能根本不描述此項技術中已知之一些處理步驟或操作。應理解，以下描述相當集中於本發明之各種實施例的獨特部件或元件。
本文中參考相關圖式描述本發明之各種實施例。可設計出替代實施例而不脫離本發明之範圍。應注意，不同連接及位置關係(例如，在之上、在之下、鄰接，等)係在以下描述及圖式中之元件之間闡述。除非另外規定，否則此等連接及/或位置關係可為直接或間接的，且本發明不意欲侷限在此方面。相應地，實體之耦接可指直接或間接耦接，且實體之間的定位關係可為直接或間接定位關係。作為間接位置關係之實例，在本說明書中參考在層「B」之上形成層「A」包括一或多個中間層(例如，層「C」)在層「A」與層「B」之間的情形，只要層「A」及層「B」之相關特性及功能性並未被中間層實質上改變即可。
以下定義及縮寫將用於解釋申請專利範圍及本說明書。如本文中所使用，術語「包含(comprises/comprising)」、「包括(includes/including)」、「具有(has/having)」、「含有(contains或containing)」或其任何其他變體意欲涵蓋非排他性包括。舉例而言，包含一系列元件之組合物、混合物、過程、方法、物品或設備並非必需僅限於彼等元件，而是可包括未明確地列出或固有於此類組合物、混合物、過程、方法、物品或設備之其他元件。
此外，術語｢例示性｣在本文中用以意謂｢充當實例、例項或說明｣。本文中描述為「例示性」之任何實施例或設計並非必需解釋為比其他實施例或設計較佳或有利。術語「至少一者」及「一或多個」可理解為包括大於或等於一個之任何整數數目，即一個、兩個、三個、四個等。術語「複數個」可理解為包括大於或等於兩個之任何整數數目，即兩個、三個、四個、五個等。術語「連接」可包括間接「連接」及直接「連接」兩者。
如本文中所使用，修飾所採用的成分、組分或反應物之量的術語「約(about)」指可能例如經由用於產生濃縮物或溶液之典型量測及液體處置程序出現的在數值量上之變化。此外，變化可由量測程序中之無意錯誤、製造、來源或用於製備組合物或執行方法的成分之純度之差異及類似因素而引起。術語「約」或「大體上」意欲包括與基於在申請本申請案時可用之設備而對特定量進行之量測相關聯的誤差之程度。舉例而言，約可包括給定值之±8%或±5%或±2%之範圍。在另一態樣中，術語「約」意謂在所報告數值之5%內。在另一態樣中，術語「約」意謂在所報告數值之10%、9%、8%、7%、6%、5%、4%、3%、2%或1%內。
用於形成將封裝至積體電路(IC)中之微晶片的各種製程屬於四個一般類別，即，膜沈積、移除/蝕刻、半導體摻雜及圖案化/微影。沈積為使材料生長於、塗佈於或以其它方式轉移至晶圓上之任何製程。可用技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電化學沈積(ECD)、分子束磊晶法(MBE)，及近年來的原子層沈積(ALD)等。移除/蝕刻為自晶圓移除材料之任何製程。實例包括蝕刻製程(濕式或乾式)、反應性離子蝕刻(RIE)及化學機械平坦化(CMP)及類似者。半導體摻雜為藉由摻雜例如電晶體源極及汲極，大體上藉由擴散及/或藉由離子植入來修改電屬性。此等摻雜製程之後為熔爐退火或快速熱退火(RTA)。退火用以活化植入摻雜劑。導體(例如，鋁、銅等)及絕緣體(例如，各種形式之二氧化矽、氮化矽等)兩者之膜用於連接及隔離電組件。半導體基板之各種區的選擇性摻雜允許藉由電壓之施加而改變基板之導電性。
現將詳細參考本發明之實施例，所述實施例的實例在附圖中繪示，其中相同參考數字貫穿全文指代相同元件。
當通孔自前側接點向下延伸時，通孔可位於奈米裝置上之兩個主動區之間。向下延伸的通孔連接至組件，例如背側電力軌。用於形成通孔之空間的有限量可在待形成之奈米裝置中引起缺陷。舉例而言，由於通孔與鄰近源極/汲極接點之間的小尖端至尖端空間，因此存在高短接風險。
藉由重新定位至背側電力軌之通孔(VBPR)以部分地穿過或完全穿過主動區(例如，源極/汲極)，可極大地降低高短接風險。
本發明係針對形成包括穿過主動區之至少一部分以連接至背側電力軌(BPR)之VBPR的前側接點(例如，源極/汲極接點)。VBPR係經由多階段處理形成，其中第一階段形成與源極/汲極部分重疊的第一溝槽。第二階段在第一溝槽內部形成襯裡。第三階段藉由使第一溝槽向下經由源極/汲極延伸至底層來蝕刻第二溝槽。第四階段形成鄰近於且連接至第一溝槽的第三溝槽，其中第三溝槽位於剩餘源極/汲極上方。第五階段用導電金屬填充第一溝槽、第二溝槽以及第三溝槽，從而形成包括VBPR的源極/汲極接點。
圖1繪示根據本發明之實施例的複數個奈米裝置ND1、ND2之俯視圖。鄰近裝置包括第一奈米裝置ND1及第二奈米裝置ND2。橫截面X 1為沿第一奈米裝置ND1之水平軸線垂直於閘極之橫截面，且橫截面Y為跨越兩個奈米裝置ND1、ND2平行於源極/汲極區中之閘極的橫截面。橫截面X 2為沿奈米裝置ND1、ND2之間的水平軸線在ND1之源極/汲極區附近穿過閘極區的橫截面。可瞭解，本發明之實施例不限於奈米裝置ND1及ND2，且亦可使用包括但不限於FinFET、PFET、奈米線及平面裝置之其他裝置。
圖2至圖4繪示在奈米片120、130、140形成、虛設閘極145形成、閘極間隔件150及內部間隔件155形成、源極/汲極160A、160B、160C形成以及層間介電質165沈積及CMP之後的裝置製造階段。圖2繪示根據本發明之實施例的複數個奈米裝置ND1、ND2之橫截面X 1。
複數個奈米裝置ND1、ND2包括基板105、內埋氧化物層110、第一犧牲層115、第一奈米片120、第二犧牲層125、第二奈米片130、第三犧牲層135、第三奈米片140、虛設閘極145、閘極間隔件150、內部間隔件155、第一源極/汲極160A、第二源極/汲極160B以及層間介電質(ILD) 165。基板105及內埋氧化物層110可為例如包括但不一定限於以下各者之材料：矽(Si)、矽鍺(SiGe)、Si:C (摻碳矽)、摻碳矽鍺(SiGe:C)、III-V、II-V複合半導體或另一類似半導體。另外，半導體材料之多個層可用作基板105之半導體材料。在一些實施例中，基板105包括半導體材料及介電材料兩者。半導體基板105亦可包含有機半導體或分層半導體，諸如Si/SiGe、絕緣體上矽或絕緣體上SiGe。一部分或整個半導體基板105亦可包含非晶、多晶或單晶。半導體基板105及內埋氧化物層110可經摻雜、未經摻雜或其中含有經摻雜區及未經摻雜區。
第一犧牲層115形成於內埋氧化物層110正上方。第一奈米片120形成於第一犧牲層115正上方。第二犧牲層125形成於第一奈米片120正上方。第二奈米片130形成於第二犧牲層125正上方。第三犧牲層135形成於第二奈米片130正上方。第三奈米片140形成於第三犧牲層140正上方。第一犧牲層115、第二犧牲層125以及第三犧牲層135在下文中稱為複數個犧牲層115、125、135。另外，第一奈米片120、第二奈米片130以及第三奈米片140在下文中稱為複數個奈米片120、130、140。複數個犧牲層115、125、135可包含例如SiGe，其中Ge為約35%。複數個奈米片120、130、140可包含例如Si。上文所描述的奈米片的數目及犧牲層的數目並不意欲為限制性的，且可瞭解，在本發明之實施例中，奈米片的數目及犧牲層的數目可改變。在形成複數個奈米片120、130、140且與奈米片堆疊一起形成複數個犧牲層115、125、135之後，奈米片堆疊可使用習知微影及蝕刻製程進一步圖案化。
虛設閘極145形成於第三奈米片140正上方。閘極間隔件150形成於虛設閘極145的兩側上。接著，使曝露奈米片120、130、140凹入，隨後為選擇性SiGe壓凹以在犧牲層115、125、135中產生腔體。內部間隔件155接著形成於腔體內部。第一源極/汲極160A、第二源極/汲極160B及第三源極/汲極160C自奈米片120、130、140的曝露表面生長。接著，ILD 165形成於第一源極/汲極160A及第二源極/汲極160B正上方，且包圍閘極間隔件150之一側。
圖3繪示根據本發明之實施例的複數個奈米裝置ND1、ND2之橫截面X 2。虛設閘極145形成於內埋氧化物層110正上方，其中閘極間隔件150在虛設閘極145之兩側上。ILD 165形成於內埋氧化物層110正上方，且包圍上部間隔件150之一側。
圖4繪示根據本發明之實施例的複數個奈米裝置ND1、ND2之橫截面Y。第一源極/汲極160A及第三源極/汲極160C形成於內埋氧化物層110正上方。ILD 165亦形成於內埋氧化物層110正上方，且在三側包圍第一源極/汲極160A及第三源極/汲極160C。
第一源極/汲極160A、第二源極/汲極160B以及第三源極/汲極160C可為例如n型磊晶或p型磊晶。對於n型磊晶，可使用選自磷(P)、砷(As)及/或銻(Sb)之群組的n型摻雜劑。對於p型磊晶，可使用選自硼(B)、鎵(Ga)、銦(In)及/或鉈(Tl)之群組的p型摻雜劑。可使用其他摻雜技術，諸如離子植入、氣相摻雜、電漿摻雜、電漿浸潤離子植入、叢集摻雜、輸注摻雜、液相摻雜、固相摻雜，及/或彼等技術之任何合適組合。在一些實施例中，藉由諸如雷射退火之熱退火、閃速退火、快速熱退火(RTA)或彼等技術之任何合適組合來活化摻雜劑。
圖5至圖7分別繪示根據本發明之實施例的在形成閘極170及閘極切割介電柱175之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。在圖5中，移除虛設閘極145及複數個犧牲層115、125、135。閘極材料沈積於藉由移除虛設閘極145及犧牲層115、125、135而形成的空間中以形成替換閘極(亦即，閘極170)。閘極170可包含例如閘極介電襯裡(諸如，如HfO2、ZrO2、HfLaOx等高k介電質)及功函數層(諸如TiN、TiAlC、TiC等)以及導電金屬填充物(如W)。在圖6中，移除虛設閘極145或閘極170，且在空間中填充介電材料以形成閘極切割介電柱175。閘極間隔件150保持在閘極切割介電柱175之兩側上。
圖8至圖10分別繪示根據本發明之實施例的在形成第一溝槽180之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。在圖8中，ILD 165之一部分藉由例如反應性離子蝕刻(RIE)蝕刻以形成第一溝槽180。第一溝槽180的底部表面曝露第一源極/汲極160A的頂部表面之一部分。在圖9中，第一溝槽180的底部表面包含ILD 165的表面。第一溝槽180鄰近於兩個閘極間隔件150，且位於其間。在圖10中，第一溝槽180的底部表面曝露第一源極汲極160A之一部分，且包含ILD 165的表面。
圖11至圖13分別繪示根據本發明之實施例的在形成溝槽襯裡185之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。襯裡材料沈積於ILD 165及第一溝槽180的曝露表面上。回蝕襯裡材料以形成位於第一溝槽180的側壁上的溝槽襯裡185。
圖14繪示根據本發明之實施例的在形成第一溝槽180之後的複數個奈米裝置ND1、ND2的俯視圖。圖14意欲繪示第一溝槽180在源極/汲極區中的置放。第一溝槽180之一部分及溝槽襯裡185之一部分位於第一源極/汲極160A之一部分上方。圖14繪示第一溝槽180及溝槽襯裡185並未完全覆蓋第一源極/汲極160A。
圖15至圖17分別繪示根據本發明之實施例的在形成第二溝槽187之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。在圖15中，第二溝槽187藉由蝕刻第一源極/汲極160A及內埋氧化物層110之一部分而使第一溝槽180向下延伸來形成。第二溝槽187的底部表面曝露基板105的頂部表面之一部分。第二溝槽187之側壁之第一部分係由內埋氧化物層110界定。第二溝槽187的側壁的第二部分由剩餘第一源極/汲極160A1界定。第二溝槽187的側壁的第三部分由溝槽襯裡185界定。當自俯視視角檢視時，第一源極/汲極160A具有類似於小寫字母「n」的形狀，使得n形狀的垂直元件與剩餘第一源極/汲極160A1相關。
在圖16中，第二溝槽187藉由蝕刻ILD 165及內埋氧化物層110之一部分而使第一溝槽180向下延伸來形成。第二溝槽187的底部表面曝露基板105的頂部表面之一部分。第二溝槽187之側壁之第一部分係由內埋氧化物層110界定。第二溝槽187的側壁的第二部分由ILD 165界定。第二溝槽187的側壁的第三部分由溝槽襯裡185界定。
在圖17中，第二溝槽187藉由蝕刻第一源極/汲極160A、ILD 165及內埋氧化物層110之一部分而使第一溝槽180向下延伸來形成。第二溝槽187的底部表面曝露基板105的頂部表面之一部分。第二溝槽187之側壁之第一部分係由內埋氧化物層110界定。第二溝槽187的側壁的第二部分由ILD 165及第一源極/汲極160A界定。第二溝槽187的側壁的第三部分由溝槽襯裡185界定。
圖18至圖20分別繪示根據本發明之實施例的在形成第三溝槽187A、第四溝槽187B、第五溝槽187C及微影遮罩層190之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。
在圖18中，例如有機平坦化層(OPL)之微影遮罩層190沈積並圖案化於ILD 165正上方，且填充第二溝槽187。微影遮罩層190係藉由以旋塗式塗佈製程沈積例如OPL材料而形成。接著圖案化微影遮罩層190以曝露底層ILD 165之一部分及溝槽襯裡185之一部分。ILD 165之曝露部分及經曝露溝槽襯裡185經蝕刻以形成第三溝槽187A及第四溝槽187B。第三溝槽187A位於剩餘第一源極/汲極160A1上方，使得第三溝槽187A鄰近/連接至第一溝槽180。第四溝槽187B位於第二源極/汲極160B上方，使得第四溝槽187B的底部表面曝露第二源極/汲極160B的頂部表面。
在圖19及圖20中，微影遮罩層190形成於ILD 165正上方、在溝槽襯裡185之一部分正上方且鄰近於該部分，且填充第二溝槽187。微影遮罩層190在蝕刻製程期間保護此等元件以形成第三溝槽187A、第四溝槽187B及第五溝槽187C。
在圖20中，ILD 165之曝露部分及經曝露溝槽襯裡185經蝕刻以形成第三溝槽187A及第五溝槽187C。第三溝槽187A位於第一源極/汲極160A上方，使得第三溝槽187A鄰近/連接至第一溝槽180。連接第一溝槽180與第三溝槽187A，因此當移除微影遮罩層190時，自第一溝槽180及第三溝槽187A產生組合溝槽。第五溝槽187C位於第三源極/汲極160C上方，使得第五溝槽187C的底部表面曝露第三源極/汲極160C的頂部表面。
圖21至圖23分別繪示根據本發明之實施例在形成至背側電力軌之通孔(VBPR) 200、第一源極/汲極接點195及第二源極/汲極接點197之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。移除微影遮罩層190。用導電金屬(例如，包括矽化物襯裡，諸如Ni、Ti、NiPt、諸如TiN之黏著性金屬襯裡及諸如W、Co或Ru之導電金屬填充物)填充組合溝槽(亦即，第一溝槽180、第二溝槽187及第三溝槽187A)、第四溝槽187B及第五溝槽187C，以形成用於源極/汲極160A、160B、160C之接點195、197、199。第一源極/汲極接點195包括第一部分及第二部分，其中第一源極/汲極接點195的第二部分的關鍵尺寸小於第一源極/汲極接點195的第一部分的關鍵尺寸。在圖21中，第一源極/汲極接點195的第一部分位於剩餘第一源極/汲極160A1正上方，且第一源極/汲極接點195的第一部分的底部表面與剩餘第一源極/汲極160A1接觸。在圖21至圖23中，VBPR 200為第一源極/汲極接點195之向下延伸通孔，垂直地延伸經過剩餘第一源極/汲極160A1。如本文中所使用，VBPR 200為第一源極/汲極接點195之第二部分。VBPR 200之底部表面與基板105之頂部表面接觸。在圖21中，VBPR 200之側壁之一部分分別與內埋氧化物層110或剩餘第一源極/汲極160A1接觸。在圖22中，VBPR 200的側壁之一部分分別與內埋氧化物層110、ILD 165或溝槽襯裡185接觸。在圖23中，VBPR 200的側壁之一部分分別與內埋氧化物層110、第一源極/汲極160A及ILD 165或第一源極/汲極接點195以及溝槽襯裡185之一部分接觸。在圖21中，VBPR 200之一區段與剩餘第一源極/汲極160A1之內部側壁接觸。因此，剩餘第一源極/汲極160A1環繞VBPR 200之一部分，使得剩餘第一源極/汲極160A1與VBPR 200之複數個側壁接觸。第二源極/汲極接點197位於第二源極/汲極160B正上方，且第二源極/汲極接點197之底部表面與第二源極/汲極160B之頂部表面接觸。剩餘第一源極汲極160A1小於第二源極/汲極160B。
在圖22中，溝槽襯裡185環繞VBPR 200的上部區段以在三側連接。
在圖23中，第一源極/汲極接點195的第一部分位於第一源極/汲極160A及ILD 165之一部分正上方。第一源極/汲極接點195的第一部分的底部表面與第一源極/汲極160A及ILD 165接觸。第三源極/汲極接點199位於第三源極/汲極160C正上方，且第三源極/汲極接點199之底部表面與第三源極/汲極160C接觸。
圖24至圖26分別繪示根據本發明之實施例的在形成後段製程(BEOL)層205且接合至載體晶圓210之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。BEOL層205可含有多個金屬層及其間之通孔。在圖24中，BEOL層205形成於ILD 165、第一源極/汲極接點195以及第二源極/汲極接點197正上方。在圖25中，BEOL層205形成於ILD 165、溝槽襯裡185以及VBPR 200正上方。在圖26中，BEOL層205形成於ILD 165、溝槽襯裡185之一部分、第一源極/汲極接點195、VBPR 200以及第三源極/汲極接點199正上方。在圖24至圖26中，藉由將晶圓材料沈積於BEOL層205上，載體晶圓210形成於BEOL層205正上方。
圖24至圖26繪示基板105之前側的處理，而圖27至圖32繪示基板105之背側的處理。圖27至圖29分別繪示根據本發明之實施例的在翻轉載體晶圓210且移除基板105之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。翻轉載體晶圓210，且載體晶圓210成為處置器晶圓。接著，例如藉由諸如晶圓研磨、化學機械拋光(CMP)、選擇性乾式/濕式蝕刻之製程之組合來移除基板105，終止於內埋氧化物層110及VBPR 200上。
圖30至圖32分別繪示根據本發明之實施例在形成背側電力軌(BPR) 220及背側電力分配網路(BSPDN) 215之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。背側ILD (BILD)層225沈積於內埋氧化物層110及VBPR 200上方。接著，使用習知微影及蝕刻製程圖案化BPR 220，隨後為金屬化(例如，對諸如TiN之黏著性襯裡填充Cu、Co或Ru)。BPR 220形成於內埋氧化物層110及VBPR 200正上方。接著，BSPDN 215形成於BPR 220及BILD 225正上方。在圖30至圖32中，VBPR 200的頂部表面(亦即，VBPR 200之朝向基板105的背側延伸的表面)連接至BPR 220 。BPR 220的底部表面大於VBPR 200的頂部表面。在圖30中，ILD 165位於第一源極/汲極接點195周圍，使得ILD 165與第一源極/汲極接點195的第一部分的兩個側表面接觸。在圖31中，ILD 165與VBPR 200之複數個側表面接觸。溝槽襯裡185位於第一源極/汲極接點195周圍，使得溝槽襯裡185與VBPR 200的複數個第二側表面接觸。在圖32中，溝槽襯裡185與第一源極/汲極接點195的第一部分的第二側表面接觸。第一源極/汲極接點195之第一部分及VBPR 200具有「L形狀」，使得第一源極汲極160A位於「L」之支座中。
圖33至圖35分別繪示根據本發明之實施例的在形成淺溝槽隔離(STI)區325及底部介電隔離(BDI)層314之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。在圖33中，奈米片330、335、340形成於初始基板上方。初始基板包含形成於蝕刻終止層310上方之第二Si層312，該蝕刻終止層形成於基板305上方。若起始晶圓為絕緣層上矽(SOI)晶圓，則蝕刻終止層310為內埋氧化物(BOX)層(例如，BOX層110)。若起始晶圓為塊體Si基板，則蝕刻終止層310可為基板305上方的磊晶SiGe層，且第二Si層312進一步在SiGe層上方磊晶生長。在奈米片堆疊(包含在底部最高Ge% SiGe層上方的交替Si及SiGe層)形成及圖案化之後，形成STI區325。選擇性地移除底部最高Ge% SiGe層，隨後藉由共形介電襯裡沈積繼之以各向異性蝕刻形成閘極間隔件350及BDI層314。接著，S/D區處的奈米片堆疊凹入，隨後形成犧牲SiGe及內部間隔件345之凹痕。接著，第一源極/汲極360A、第二源極/汲極360B及第三源極/汲極360C磊晶生長於奈米片330、335及340的曝露側壁上方，隨後為ILD 365沈積以及CMP。接著，移除虛設閘極及犧牲SiGe，隨後形成閘極370。
在圖34中，閘極370之一部分經切割，且用介電柱375填充以形成閘極切割區。
在圖35中，BDI層314A位於第二Si層312A之曝露部分正上方，且位於兩個閘極間隔件350之間。兩個閘極間隔件350及BDI層314A形成由相同或不同介電材料製成的連續整體結構。第一源極/汲極360A及第三源極/汲極360C在三側由連續整體結構包圍。
圖36至圖38分別繪示根據本發明之實施例的在形成第一溝槽380之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。在圖36中，ILD 365之一部分藉由例如反應性離子蝕刻(RIE)蝕刻以形成第一溝槽380。第一溝槽380的底部表面曝露第一源極/汲極360A的頂部表面之一部分。在圖37中，第一溝槽380的底部表面包含ILD 365的表面。第一溝槽380鄰近於兩個上部間隔件350，且位於其間。第一源極/汲極360A之頂部表面之一部分不由第一溝槽380曝露。在圖38中，第一溝槽380的底部表面曝露第一源極汲極360A之一部分，且包含ILD 365的表面。
圖39至圖41分別繪示根據本發明之實施例的在形成BEOL層327且接合至載體晶圓329之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。用於源極/汲極360A、360B、360C之接點395、397、399如上文在圖21至圖23中所描述而形成。在圖39中，第一源極/汲極接點395的第一部分位於剩餘第一源極/汲極360A1正上方，且第一源極/汲極接點395的第一部分的底部表面與剩餘第一源極/汲極360A1接觸。在圖39至圖41中，VBPR 400為第一源極/汲極接點395之向下延伸通孔，垂直地延伸經過剩餘第一源極/汲極360A1。VBPR 400之底部表面與蝕刻終止層310之頂部表面接觸。在圖39中，VBPR 400之側壁之一部分分別與第二Si層312、BDI層314或剩餘第一源極/汲極360A1接觸。在圖40中，VBPR 400的側壁之一部分分別與STI區325、ILD 365或溝槽襯裡385接觸。在圖41中，VBPR 400的側壁之一部分與剩餘第二Si層312A及STI區325、BDI層314及ILD 365、第一源極/汲極360A及ILD 365或第一源極/汲極接點395及溝槽襯裡385之一部分接觸。在圖39中，VBPR 400之一區段與剩餘第一源極/汲極360A1之內部側壁接觸。因此，剩餘第一源極/汲極360A1環繞VBPR 400之一部分，使得剩餘第一源極/汲極360A1與VBPR 400之複數個側壁接觸。第二源極/汲極接點397位於第二源極/汲極360B正上方，且第二源極/汲極接點397之底部表面與第二源極/汲極360B之頂部表面接觸。
在圖40中，溝槽襯裡385環繞VBPR 400的上部區段以在三側連接。
在圖41中，第一源極/汲極接點395位於第一源極/汲極360A及ILD 365之一部分正上方。第一源極/汲極接點395的底部表面與第一源極/汲極360A及ILD 365接觸。第三源極/汲極接點399位於第三源極/汲極360C正上方，且第三源極/汲極接點399之底部表面與第三源極/汲極360C接觸。
在圖39中，BEOL層327形成於ILD 365、第一源極/汲極接點395以及第二源極/汲極接點397正上方。在圖40中，BEOL層327形成於ILD 365、溝槽襯裡385以及VBPR 400正上方。在圖41中，BEOL層327形成於ILD 365、溝槽襯裡385之一部分、第一源極/汲極接點395、VBPR 400以及第三源極/汲極接點399正上方。在圖39至圖41中，載體晶圓329藉由習知晶圓接合製程形成於BEOL層327正上方。
圖33至圖41繪示基板305之前側的處理，而圖42至圖57繪示基板305之背側的處理。
圖42至圖44分別繪示根據本發明之實施例的在移除基板305之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。翻轉載體晶圓329，且藉由例如晶圓研磨、CMP及選擇性乾式/濕式蝕刻之組合移除基板305，終止於蝕刻終止層310上。
圖45繪示根據本發明之實施例的在第二Si層312上建置裝置406的複數個奈米裝置ND1、ND2之不同區(亦即，不同於源極/汲極區及閘極區的區)的橫截面。BEOL層327形成於裝置406正上方。裝置406可為形成於Si上方的任何類型之裝置。裝置406可包括被動裝置，諸如靜電放電(ESD)二極體(未展示)。載體晶圓329接合至BEOL層327。移除基板305，終止於蝕刻終止層310上。當翻轉載體晶圓329時，裝置406位於BEOL層327正上方，且第二Si層312位於裝置406正上方。
圖46至圖48分別繪示在移除蝕刻終止層310之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。藉由例如選擇性濕式或乾式蝕刻來移除蝕刻終止層310。在圖46中，VBPR 400之表面(亦即，VBPR 400之朝向基板305之背側延伸之表面)與第二Si層312之頂部表面接觸。在圖47中，VBPR 400的表面與STI層325的頂部表面接觸。在圖48中，VBPR 400的表面與STI層325及剩餘第二Si層312A的頂部表面接觸。
圖49繪示複數個奈米裝置ND1、ND2之不同區的橫截面，其中裝置406建置於第二Si層312上方，其中微影遮罩層412經圖案化以保護蝕刻終止層310免於在以上圖46至圖48中所描述之程序期間被移除。
圖50至圖52分別繪示在移除第二Si層312之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。藉由例如選擇性濕式或乾式蝕刻製程移除第二Si層312。在圖50中，VBPR 400之表面不再與第二Si層312之頂部表面接觸。在圖52中，VBPR 400之表面不再與剩餘第二Si層312A之頂部表面接觸。
圖53繪示在第二Si層312上方建置裝置406的複數個奈米裝置ND1、ND2之不同區之橫截面。歸因於微影遮罩層412的存在，第二Si層312經保留用於裝置406 (例如ESD二極體)。
圖54至圖56分別繪示在形成BPR 425及BSPDN 430之後的複數個奈米裝置ND1、ND2之橫截面X 1、X 2及Y。在圖54中，介電材料沈積於藉由移除第二Si層312產生的空間中以形成BILD 420。BPR 425使用習知圖案化及金屬化製程形成於BILD 420內。BSPDN 430形成於BILD 420及BPR 425正上方。在圖56中，溝槽襯裡385與第一源極/汲極接點395的第一部分的第二側表面接觸。第一源極/汲極接點395之第一部分及VBPR 400具有「L形」，使得第一源極汲極360A位於「L」之支座中。
圖57繪示根據本發明之實施例的在形成BPR 425及BSPDN 430之後在第二Si層312上建置裝置406的複數個奈米裝置ND1、ND2之不同區的橫截面。移除微影遮罩層412，且BILD 420形成於蝕刻終止層310正上方。BSPDN 430形成於BILD 420正上方。
圖58繪示根據本發明之實施例的複數個奈米裝置ND1、ND2之俯視圖。鄰近裝置包括第一奈米裝置ND1及第二奈米裝置ND2。橫截面X 1為沿第一奈米裝置ND1之水平軸線垂直於閘極之橫截面，且橫截面Y 1為跨越兩個奈米裝置ND1、ND2平行於閘極區中之閘極的橫截面。橫截面Y 2為跨越兩個奈米裝置ND1、ND2平行於源極/汲極區中之閘極的橫截面。
圖59至圖61分別繪示根據本發明之實施例的在形成奈米片520、530、540、虛設閘極545、閘極間隔件550及內部間隔件555、源極/汲極560A、560B、560C及ILD 565沈積之後的複數個奈米裝置ND1、ND2之橫截面X 1、Y 1及Y 2。基板505、內埋氧化物層510、複數個奈米片520、530、540、複數個犧牲層515、525、535、虛設閘極545、閘極間隔件550、內部間隔件555、第一源極/汲極560A、第二源極/汲極560B及ILD 565如上文在圖2至圖4中所描述而形成。在圖60中，蝕刻複數個奈米片520、530、540之一部分、複數個犧牲層515、525、535，且將介電材料填充於藉由移除複數個奈米片520、530、540之部分、複數個犧牲層515、525、535而產生之空間中以形成介電柱570。介電柱570位於內埋氧化物層510正上方。介電柱570的側壁之一部分與複數個奈米片520、530、540、複數個犧牲層515、525、535以及虛設閘極545接觸。介電柱570可具有10 nm至20 nm的直徑。介電柱570之直徑並不意欲為限制性的，且可瞭解，在本發明之實施例中，直徑可改變。
在圖61中，介電柱570亦形成於第一源極/汲極560A與第三源極/汲極560C之間。介電柱570位於內埋氧化物層510正上方。介電柱570的側壁之一部分與第一源極/汲極560A及第三源極/汲極560C以及ILD 565接觸。介電柱570可具有10 nm至20 nm的直徑。
圖62至圖64分別繪示根據本發明之實施例的在形成閘極575及閘極切割區577之後的複數個奈米裝置ND1、ND2之橫截面X 1、Y 1及Y 2。在圖62中，閘極575如上文在圖5中所描述而形成。在圖63中，移除虛設閘極545及複數個犧牲層515、525、535，且在藉由移除虛設閘極145及複數個犧牲層515、525、535建立之空間中沈積閘極材料以形成閘極575。閘極575之一部分經蝕刻且以介電材料填充，以形成位於介電柱570正上方的閘極切割區577。
圖65至圖67分別繪示根據本發明之實施例的在形成第一溝槽580A之後的複數個奈米裝置ND1、ND2之橫截面X 1、Y 1及Y 2。在圖65及圖67中，ILD 565之一部分經蝕刻以形成第一溝槽580A。第一溝槽580A的底部表面曝露第一源極/汲極560A的頂部表面之一部分。第一源極/汲極560A之頂部表面之一部分不由第一溝槽580A曝露。
在圖65中，微影遮罩層585 (例如，有機平坦化層(OPL))形成於ILD 565、閘極間隔件550及閘極575正上方。微影遮罩層585經圖案化以曝露底層ILD 565之一部分以及第一源極/汲極560A的頂部表面。在圖66中，微影遮罩層585形成於閘極575及閘極切割區577正上方。在圖67中，微影遮罩層585形成於ILD 565正上方。微影遮罩層585經圖案化以曝露底層ILD 565之一部分以及第一源極/汲極560A的頂部表面。
圖68至圖70分別繪示根據本發明之實施例的在形成第二溝槽587之後的複數個奈米裝置ND1、ND2之橫截面X 1、Y 1及Y 2。在圖68及圖70中，襯裡材料沈積於ILD 365及第一溝槽580A的曝露表面上。回蝕襯裡材料以形成位於第一溝槽580A的側壁上的溝槽襯裡590。第二溝槽587藉由蝕刻第一源極/汲極560A及內埋氧化物層510之一部分而使第一溝槽580A向下延伸來形成。第二溝槽587的底部表面曝露基板505的頂部表面。第二溝槽587之側壁之第一部分係由內埋氧化物層510界定。第二溝槽587的側壁的第二部分由剩餘第一源極/汲極560A1界定。第二溝槽587的側壁的第三部分由溝槽襯裡590界定。
圖71至圖73分別繪示根據本發明之實施例的在形成閘極接點609A、609B、BEOL層595及載體晶圓600之後的複數個奈米裝置ND1、ND2之橫截面X 1、Y 1及Y 2。移除微影遮罩層585及溝槽襯裡590。在圖71中，ILD 565的在第二源極/汲極560B正上方之一部分經蝕刻，且導電金屬填充於藉由移除ILD 565的在第二源極/汲極560B正上方的部分而產生的空間中以形成第二源極/汲極接點607。第二源極/汲極接點607位於第二源極/汲極560B正上方，且第二源極/汲極接點607之底部表面與第二源極/汲極560B接觸。在圖71中，用導電金屬填充第一溝槽580A、第二溝槽587以及藉由移除溝槽襯裡590產生的空間以形成VBPR 605。VBPR 605的側壁之一部分分別與內埋氧化物層510、剩餘第一源極/汲極560A1或閘極間隔件550接觸。BEOL層595形成於ILD 565及第二源極/汲極接點607正上方。載體晶圓600形成於BEOL層595正上方。可瞭解，在本發明之實施例中，使VBPR 605凹入，使得VBPR 605具有比第二源極/汲極接點607更低之高度。因此，VBPR 605與第二源極/汲極接點607之間的尖端至尖端短接可得以減少，如圖73中所示。
在圖72中，第一閘極接點609A及第二閘極接點609B形成於ILD 565中。第一閘極接點609A及第二閘極接點609B位於閘極575正上方，且第一閘極接點609A及第二閘極接點609B的底部表面與閘極575接觸。BEOL層595形成於ILD 565、第一閘極接點609A及第二閘極接點609B正上方。載體晶圓600形成於BEOL層595正上方。
在圖73中，ILD 565的在第三源極/汲極560C正上方之一部分經蝕刻，且導電金屬填充於藉由移除ILD 565的在第三源極/汲極560C正上方的部分而產生的空間中以形成第三源極/汲極接點608。第三源極/汲極接點608位於第三源極/汲極560C正上方，且第三源極/汲極接點608之底部表面與第三源極/汲極560C接觸。用導電金屬填充第一溝槽580A、第二溝槽587以及藉由移除溝槽襯裡590產生的空間以形成VBPR 605。VBPR 605之側壁之一部分分別與內埋氧化物層510、剩餘第一源極/汲極560A1或ILD 565及介電柱570接觸。BEOL層595形成於ILD 565及第三源極/汲極接點608正上方。載體晶圓600形成於BEOL層595正上方。
圖74至圖76分別繪示根據本發明之實施例的在移除基板505之後的複數個奈米裝置ND1、ND2之橫截面X 1、Y 1及Y 2。翻轉載體晶圓600，且藉由例如研磨、CMP及選擇性濕式/乾式蝕刻製程移除基板505，終止於內埋氧化物層510上。圖59至圖73繪示基板505之前側的處理，而圖74至圖79繪示基板505之背側的處理。
圖77至圖79分別繪示在形成BPR 615及BSPDN 620之後的複數個奈米裝置ND1、ND2之橫截面X 1、Y 1及Y 2。在圖77中，BPR 615形成於內埋氧化物層510及VBPR 605正上方。BSPDN 620形成於BPR 615正上方。VBPR 605的頂部表面連接至BPR 615的底部表面。在圖78中，BPR 615形成於內埋氧化物層510正上方。BSPDN 620形成於BILD 625及BPR 615正上方。在圖79中，BPR 615形成於內埋氧化物層510及VBPR 605正上方。BSPDN 620形成於BILD 625及BPR 615正上方。VBPR 605的底部表面連接至BPR 615。
可瞭解，圖1至圖79僅提供一個實施之說明，且並不暗示關於可如何實施不同實施例之任何限制。基於設計及實施需求，可對經描繪環境進行許多修改。
已出於說明目的呈現本發明之各種實施例之描述，但該描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範疇的情況下，許多修改及變化對一般熟習此項技術者而言將顯而易見。本文中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或對市場中發現之技術的技術改良，或使得其他一般熟習此項技術者能夠理解本文中所揭示之實施例。
105:基板 110:內埋氧化物層 115:第一犧牲層 120:第一奈米片 125:第二犧牲層 130:第二奈米片 135:第三犧牲層 140:第三奈米片 145:虛設閘極 150:閘極間隔件 155:內部間隔件 160A:第一源極/汲極 160A1:剩餘第一源極/汲極 160B:第二源極/汲極 160C:源極/汲極 165:層間介電質 170:閘極 175:閘極切割介電柱 180:第一溝槽 185:溝槽襯裡 187:第二溝槽 187A:第三溝槽 187B:第四溝槽 187C:第五溝槽 190:微影遮罩層 195:第一源極/汲極接點 197:第二源極/汲極接點 199:第三源極/汲極接點 200:至背側電力軌之通孔 205:後段製程(BEOL)層 210:載體晶圓 215:背側電力分配網路(BSPDN) 220:背側電力軌(BPR) 225:背側ILD (BILD)層 305:基板 310:蝕刻終止層 312:第二Si層 312A:剩餘第二Si層 314:底部介電隔離(BDI)層 314A:BDI層 325:淺溝槽隔離(STI)區 327:BEOL層 329:載體晶圓 330:奈米片 335:奈米片 340:奈米片 345:內部間隔件 350:閘極間隔件/上部間隔件 360A:第一源極/汲極 360A1:剩餘第一源極/汲極 360B:第二源極/汲極 360C:第三源極/汲極 365:ILD 370:閘極 375:介電柱 380:第一溝槽 385:溝槽襯裡 395:第一源極/汲極接點 397:第二源極/汲極接點 399:第三源極/汲極接點 400:VBPR 406:裝置 412:微影遮罩層 420:BILD 425:BPR 430:BSPDN 505:基板 510:內埋氧化物層 515:犧牲層 520:奈米片 525:犧牲層 530:奈米片 535:犧牲層 540:奈米片 545:虛設閘極 550:閘極間隔件 555:內部間隔件 560A:第一源極/汲極 560A1:剩餘第一源極/汲極 560B:第二源極/汲極 560C:第三源極/汲極 565:ILD 570:介電柱 575:閘極 577:閘極切割區 580A:第一溝槽 585:微影遮罩層 587:第二溝槽 590:溝槽襯裡 595:BEOL層 600:載體晶圓 605:VBPR 607:第二源極/汲極接點 608:第三源極/汲極接點 609A:第一閘極接點 609B:第二閘極接點 615:BPR 620:BSPDN 625:BILD ND1:第一奈米裝置 ND2:第二奈米裝置
根據待結合隨附圖式閱讀之本發明的例示性實施例的以下詳細描述，本發明之此等特徵及其他特徵及優勢將變得顯而易見。圖式之各種特徵未按比例繪製，由於圖示在促進熟習此項技術者結合詳細描述理解本發明方面為清楚的。在諸圖式中：
圖1繪示根據本發明之實施例的複數個奈米裝置之俯視圖。
圖2至圖4分別繪示在奈米片形成、虛設閘極形成、閘極間隔件及內部間隔件形成、源極/汲極形成及層間介電質沈積及CMP之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖5至圖7分別繪示根據本發明之實施例的在形成閘極及閘極切割介電柱之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖8至圖10分別繪示根據本發明之實施例的在形成第一溝槽之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖11至圖13分別繪示根據本發明之實施例的在形成溝槽襯裡之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖14繪示根據本發明之實施例的在形成第二溝槽之後的複數個奈米裝置的俯視圖。
圖15至圖17分別繪示根據本發明之實施例的在形成第二溝槽之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖18至圖20分別繪示根據本發明之實施例的在形成第三溝槽、第四溝槽、第五溝槽及微影層之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖21至圖23分別繪示根據本發明之實施例在形成至背側電力軌之通孔(VBPR)、第一源極/汲極接點及第二源極/汲極接點之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖24至圖26分別繪示根據本發明之實施例的在形成後段製程(BEOL)層且接合至載體晶圓之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖27至圖29分別繪示根據本發明之實施例的在翻轉載體晶圓且移除基板之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖30至圖32分別繪示根據本發明之實施例在形成背側電力軌(BPR)及背側電力分配網路(BSPDN)之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖33至圖35分別繪示根據本發明之實施例的在形成淺溝槽隔離(STI)區及底部介電隔離(BDI)層之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖36至圖38分別繪示根據本發明之實施例的在形成第一溝槽之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖39至圖41分別繪示根據本發明之實施例的在形成BEOL層且接合至載體晶圓之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖42至圖44分別繪示根據本發明之實施例的在移除基板之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖45繪示根據本發明之實施例的在移除基板之後在矽(Si)上方建置裝置的複數個奈米裝置之不同區的橫截面。
圖46至圖48分別繪示在移除蝕刻終止層之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖49繪示根據本發明之實施例的在移除邏輯區中的內埋氧化物層之後在Si上方建置裝置的複數個奈米裝置之不同區的橫截面。
圖50至圖52分別繪示在移除第二Si層之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖53繪示根據本發明之實施例的在移除第二Si層及邏輯區中剩餘的第二Si層之後在Si上方建置裝置的複數個奈米裝置之不同區的橫截面。
圖54至圖56分別繪示在形成BPR及BSPDN之後的複數個奈米裝置之橫截面X 1、X 2及Y。
圖57繪示根據本發明之實施例的在形成BPR及BSPDN之後在Si上方建置裝置的複數個奈米裝置之不同區的橫截面。
圖58繪示根據本發明之實施例的複數個奈米裝置之俯視圖。
圖59至圖61分別繪示根據本發明之實施例的在形成奈米片、虛設閘極、閘極間隔件以及內部間隔件、源極/汲極接點及ILD沈積之後的複數個奈米裝置之橫截面X 1、Y 1及Y 2。
圖62至圖64分別繪示根據本發明之實施例的在形成閘極及閘極切割區之後的複數個奈米裝置之橫截面X 1、Y 1及Y 2。
圖65至圖67分別繪示根據本發明之實施例的在形成第一溝槽之後的複數個奈米裝置之橫截面X 1、Y 1及Y 2。
圖68至圖70分別繪示根據本發明之實施例的在形成第二溝槽之後的複數個奈米裝置之橫截面X 1、Y 1及Y 2。
圖71至圖73分別繪示根據本發明之實施例的在形成閘極接點、BEOL層及載體晶圓之後的複數個奈米裝置之橫截面X 1、Y 1及Y 2。
圖74至圖76分別繪示根據本發明之實施例的在移除基板之後的複數個奈米裝置之橫截面X 1、Y 1及Y 2。
圖77至圖79分別繪示在形成BPR及BSPDN之後的複數個奈米裝置之橫截面X 1、Y 1及Y 2。
105:基板
110:內埋氧化物層
115:第一犧牲層
120:第一奈米片
125:第二犧牲層
130:第二奈米片
135:第三犧牲層
140:第三奈米片
145:虛設閘極
150:閘極間隔件
155:內部間隔件
160A:第一源極/汲極
160B:第二源極/汲極
165:層間介電質

Claims (25)

  1. 一種半導體裝置，其包含： 一半導體裝置的一第一源極/汲極及一第二源極/汲極； 一第一源極/汲極接點，其包括一第一部分及一第二部分，其中該第一源極/汲極接點之該第一部分位於該第一源極/汲極正上方，其中該第一源極/汲極接點之該第二部分垂直地延伸經過該第一源極/汲極，且其中該第一源極/汲極與該第一源極/汲極接點的該第二部分之一第一區段的三個不同側直接接觸。
  2. 如請求項1之半導體裝置，其進一步包含： 一層間介電質層，其位於該第一源極/汲極接點周圍，其中該層間介電質與該第一源極/汲極接點的該第一部分之兩個側表面接觸，其中該層間介電質與該第一源極/汲極接點的該第二部分之複數個側表面接觸。
  3. 如請求項2之半導體裝置，其進一步包含： 一溝槽襯裡，其位於該第一源極/汲極接點周圍，其中該溝槽襯裡與該第一源極/汲極接點的該第一部分之一第二側表面接觸，其中該溝槽襯裡與該第一源極/汲極接點的該第二部分之複數個第二側表面接觸。
  4. 如請求項3之半導體裝置，其中該第一源極/汲極接點之該第一部分與該第一源極/汲極及該層間介電質接觸。
  5. 如請求項1之半導體裝置，其中該第一源極/汲極小於該第二源極/汲極。
  6. 如請求項5之半導體裝置，其進一步包含： 一第二源極/汲極接點，其位於該第二源極/汲極正上方。
  7. 如請求項1之半導體裝置，其中該第一源極/汲極接點之該第一部分及該第一源極/汲極之該第二部分具有一L形狀。
  8. 如請求項6之半導體裝置，其中該第一源極/汲極位於該L之一支座中。
  9. 如請求項8之半導體裝置，其進一步包含： 一背側電力軌，其位於一內埋氧化物層正上方，其中該第一源極/汲極接點之該第二部分的一頂部表面與該背側電力軌之一底部表面接觸。
  10. 如請求項1之半導體裝置，其中該第一源極/汲極接點之該第二部分的一關鍵尺寸小於該第一源極/汲極接點之該第一部分的一關鍵尺寸。
  11. 如請求項1之半導體裝置，其中該第一源極/汲極接點之該第二部分的一第二區段之側壁與一內埋氧化物層接觸。
  12. 如請求項1之半導體裝置，其中該第一源極/汲極接點之該第二部分的一第二區段之側壁與一底部介電隔離層接觸。
  13. 如請求項1之半導體裝置，其中該第一源極/汲極及該第二源極/汲極為一n型磊晶。
  14. 如請求項1之半導體裝置，其中該第一源極/汲極及該第二源極/汲極為一p型磊晶。
  15. 一種半導體裝置，其包含： 一半導體裝置的一第一源極/汲極及一第二源極/汲極； 一第一源極/汲極接點，其包括一第一部分及一第二部分，其中該第一源極/汲極接點之該第一部分位於該第一源極/汲極正上方，其中該第一源極/汲極接點之該第二部分垂直地延伸經過該第一源極/汲極，且其中該第一源極/汲極與該第一源極/汲極接點的該第二部分之一第一區段的三個不同側直接接觸；及 一背側電力軌，其與該第一源極/汲極接點之該第二部分的一表面接觸。
  16. 如請求項15之半導體裝置，其進一步包含： 一層間介電質層，其位於該第一源極/汲極接點周圍，其中該層間介電質與該第一源極/汲極接點的該第一部分之兩個側表面接觸，其中該層間介電質與該第一源極/汲極接點的該第二部分之複數個側表面接觸。
  17. 如請求項16之半導體裝置，其進一步包含： 一溝槽襯裡，其位於該第一源極/汲極接點周圍，其中該溝槽襯裡與該第一源極/汲極接點的該第一部分之一第二側表面接觸，其中該溝槽襯裡與該第一源極/汲極接點的該第二部分之複數個第二側表面接觸。
  18. 如請求項15之半導體裝置，其中該第一源極/汲極小於該第二源極/汲極。
  19. 如請求項18之半導體裝置，其進一步包含： 一第二源極/汲極接點，其位於該第二源極/汲極正上方。
  20. 如請求項15之半導體裝置，其中該第一源極/汲極接點之該第二部分的一關鍵尺寸小於該第一源極/汲極接點之該第一部分的一關鍵尺寸。
  21. 如請求項15之半導體裝置，其中該第一源極/汲極及該第二源極/汲極為一n型磊晶。
  22. 如請求項15之半導體裝置，其中該第一源極/汲極及該第二源極/汲極為一p型磊晶。
  23. 一種半導體裝置，其包含： 一半導體裝置的一第一源極/汲極及一第二源極/汲極； 一第一源極/汲極接點，其包括一第一部分及一第二部分，其中該第一源極/汲極接點之該第一部分位於該第一源極/汲極正上方，其中該第一源極/汲極接點之該第二部分垂直地延伸經過該第一源極/汲極，且其中該第一源極/汲極與該第一源極/汲極接點的該第二部分之一第一區段的三個不同側直接接觸；及 一背側電力軌，其與該第一源極/汲極接點之該第二部分的一表面接觸，其中該背側電力軌之一底部表面大於該第一源極/汲極接點之該第二部分的一頂部表面。
  24. 一種製造一半導體裝置之方法，該方法包含： 在一內埋氧化物層上形成一第一源極/汲極及一第二源極/汲極；及 形成一第一源極/汲極接點，其包括一第一部分及一第二部分，其中該第一源極/汲極接點之該第一部分位於該第一源極/汲極正上方，其中該第一源極/汲極接點之該第二部分垂直地延伸經過該第一源極/汲極，且其中該第一源極/汲極與該第一源極/汲極接點的該第二部分之一第一區段的三個不同側直接接觸。
  25. 如請求項24之方法，其中該第一源極/汲極接點係藉由移除一微影層以形成一組合溝槽來形成，其中該組合溝槽填充有一導電金屬。
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