JP3922466B2

JP3922466B2 - 半導体論理素子

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Publication number: JP3922466B2
Application number: JP52675296A
Authority: JP
Inventors: 達也手嶋; 博水田; 憲山口
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1995-03-08
Filing date: 1995-03-08
Publication date: 2007-05-30
Anticipated expiration: 2022-05-30
Also published as: US6097036A; EP0814516A1; EP0814516A4; WO1996027906A1

Description

技術分野
本発明は論理ゲート及びそれを用いた装置に関し、特に複数の論理ゲートを一論理素子で構成できる半導体論理素子およびそれを用いたマイクロプロセッサ、電子計算機等の装置に関する。
背景技術
コンピュータの中心部分であるマイクロプロセッサユニット（ＭＰＵ）は多数の論理ゲートの組み合わせにより構成されている。各論理ゲートは複数のトランジスタ等によって構成され、例えば最も基本的な論理であるＮＯＲゲートを含む論理を作るためには、エミッタカップルドロジック（ＥＣＬ）回路を用いた場合、第２４図に示すように、１３個のトランジスタと１６個の受動素子（抵抗、ダイオード）が用いられる。ここで、Ｖ_ccは電源端子、ａ、ｂは入力を表す。ａ・ｂは入力ａと入力ｂのＡＮＤ出力を、

は入力ａと入力ｂのＮＯＲ出力、

はａのＮＯＴ出力である。
ＭＰＵの回路構成はメモリより規則性に乏しいため配線はより複雑で、多層配線技術等が必須となり、配線の遅延時間、寄生容量の対策等の高度な配線技術の必要性、論理設計の複雑化等がＭＰＵの高速高性能化の妨げとなっている。またワークステーション、パーソナルコンピュータ等でグラフィカルユーザインターフェース（ＧＵＩ）が高機能化するにつれＭＰＵだけでなくビデオボード、バス等電子計算機の実効処理速度を左右するインターフェース制御部のデジタル回路も常に高速高性能化が求められている。これらの問題に対する有力なアプローチの一つは、素子を多機能化、具体的には一論理素子で一ゲートを構成することにより、ＭＰＵ等のデジタル回路に必要な素子数を大幅に低減することである。素子の多機能化はデバイス単体としての性能向上をもたらすだけでなく、回路、ＭＰＵ等電子計算機全体としての性能向上に寄与する。そのような多機能デバイスの試みの一つとして、量子効果を利用した共鳴トンネリング素子がある。ただし量子効果、共鳴トンネリング現象を用いたものは、電子集団の熱エネルギーが着目する量子準位、あるいは量子現象のエネルギースケールよりも充分小さくなければならず、液体ヘリウムないしは液体窒素冷媒等を用いた低温環境を必要とするため、室温動作は困難である。それに対して実空間遷移［アプライドフィジックスレターズ、３５巻４６９ページ、１９７９年］やバンド間トンネリングを利用し室温での動作を目指したデバイスとして代表的なものにＣＨＩＮＴ（電荷注入型トランジスタ）［アプライドフィジックスレターズ、５７巻１７号１７８７ページ、１９９０年］ＲＳＴＬＴ（実空間遷移型論理トランジスタ）［アメリカ電気電子技術者協会トランザンクションオンエレクトロンデバイス、３９巻１０号２１８９ページ、１９９２年］ＭＥ−ＨＢＴ（マルチエミッタヘテロ接合バイポーラトランジスタ）［エレクトロニクスレターズ、３０巻５号４５９ページ、１９９４年］などが研究されている。第４図は実空間遷移を利用した半導体装置の動作原理を示したものである。基本構造はノンドープのＧａＡｓからなるチャネル層１０、ノンドープＡｌＧａＡｓからなるバリア層３０、高濃度ｎ型ＧａＡｓからなるコレクタ層２０、ソース電極５１０、ドレイン（ヒータ）電極５２０、高濃度ｎ型ＧａＡｓからなるコンタクト層５０１、高濃度ｎ型ＡｌＧａＡｓからなる電子供給層５０２、ならびにコレクタ電極５３０（図面中に番号を追加して下さい。）によって構成される。本デバイスの動作時には、コレクタ電極５３０をＶｃｃで正にバイアスする。その際の本構造のポテンシャルプロフィールは第５図に示されている。各層の電気陰性度の違いとバイアスＶｃｃのため、チャネル層１０とコレクタ層２０との間を隔てるバリア層３０の実効的な厚さは高エネルギー側で薄くなり、トンネリング確率はチャネル内の電子のエネルギーに対し指数関数的に増加する。制御電極であるソース電極５１０とドレイン電極５２０との間に電位差が生じると、その電界によってチャネル層１０内を電子がソース電極５１０側からドレイン電極５２０側に向かって走行する。チャネル長がある程度大きければ電子は不純物、フォノン等によって散乱を受け、電子集団の並進エネルギーは個々の電子のランダムな運動を反映した熱エネルギーへと変換されてゆく。また電界によって加速された電子は、エネルギー準位が高く、大きな状態密度をもつＬバレイ、Ｘバレイへと遷移してゆく。そのため電子分布の中心は高エネルギー側へシフトしてゆき、走行時間に比べ短いトンネリング時間をもつエネルギー準位に達したものは、バリア層３０を通過してコレクタ層２０へ遷移（トンネリング）する。このチャネル層１０からコレクタ層２０への電子の移動は実空間遷移（ＲＳＴ）と呼ばれるものである。
なお、通常の動作電圧でこのトンネリングが生じるチャネルを以下トンネリングチャネルと呼ぶことにする。
この構造のデバイスは、制御電極であるソース電極５１０とドレイン電極５２０との間の電位差の有無によってコレクタ電流をオン、オフするスイッチング機構を持つ。そのスイッチング時間はバリア層３０を電子が通過するトンネリング確率の逆数によって決定され、これは一般的に従来型の素子の遅延時間より短い。そのため高速動作が可能で、高周波用素子としての応用が研究されてきた。
一方ＲＳＴを利用した機能素子の研究も行われている。ＲＳＴ素子はチャネル内の電位ではなく電位差によって動作するため、元々ＸＯＲ論理の機能を備えている。この性質を有効に活用し、少なくともＮＯＲゲートあるいはＮＡＮＤゲートを実現できればメモリ、論理素子への応用が可能である。上で述べたＣＨＩＮＴ、ＲＳＴＬＴおよびＭＥ−ＨＢＴは制御電極を３個としたことにより、ＮＯＲ及びＡＮＤ動作を示すことが原理的に示されている。
発明の開示
従来技術は基本的な論理ゲートであるＮＯＲゲートを一論理素子で実現したものである。ＮＯＲゲートの組み合わせから任意の論理回路を構成することは可能であるが、一論理素子で任意の論理回路を実現することができれば、従来２〜６個の論理ゲートの組み合わせで構成していた論理回路を１個の論理素子で構成することにより、必要とされる論理素子数そのものを２０〜５０％に減らすことができる。つまり、単に論理ゲート内の素子数を低減する（能動素子および受動素子で約２０素子であったものを一論理素子で置き換える）だけでなく、論理回路構成に必要とされる論理素子の数を低減する事ができればそれに比例した集積化、低消費電力化を実現できる。このように複数の論理動作が可能な論理素子を以下、多機能論理素子と呼ぶ。
さらに、多機能論理素子を用いることにより回路設計技術におけるエレメントノードが減少するのでプロセッサ回路設計のターンアラウンドタイムを１／２〜１／３にする等、論理ゲート、デジタル回路、それを用いたプロセッサおよびそれらを内蔵した電子計算機の開発、性能向上に大きく寄与する。しかし上述した一個で一論理動作をする従来の論理素子は、上面電極（ソース電極５１とドレイン電極５２）間の電位差が全て等しいかどうかを区別することしかできず、より多様な論理に拡張することが極めて困難である。そこで論理素子の内部状態を増加させる単純な方法が上記の目的を達成するため必要となる。
本発明の目的は、複数の論理素子の機能を有する半導体論理素子（多機能半導体論理素子）を提供することにある。
また本発明の他の目的は、多機能半導体論理素子を用いた装置を提供することにある。
上記目的は、高電位レベル又は低電位レベルの電圧がそれぞれ印加される少なくとも第１、第２及び第３の制御電極と、該第１、第２及び第３の制御電極への印加電圧に応じて高電位レベル又は低電位レベルの電圧を出力する１個の出力電極とを半導体基体上に有する半導体論理素子において、上記出力電極は、それぞれの制御電極への印加電圧により複数の論理動作に基づく電位レベルの電圧を出力するものであることを特徴とする半導体論理素子により達成される。
上記目的は、高電位レベル又は低電位レベルの電圧がそれぞれ印加される少なくとも第１、第２及び第３の制御電極と、該第１、第２及び第３の制御電極が電気的に接続された半導体層と、該第１、第２及び第３の制御電極への印加電圧に応じて高電位レベル又は低電位レベルの電圧を出力する１個の出力電極とを半導体基体上に有する半導体論理素子において、上記第１と第２の制御電極の間の上記半導体層内に、キャリアが上記出力電極へ移動する第１のチャネルと、上記第１と第３の制御電極との間の該半導体層内に、キャリアが実質的に該出力電極へ移動しない第２のチャネルとを有し、上記出力電極は、それぞれの制御電極への印加電圧により複数の論理動作に基づく電位レベルの電圧を出力するものであることを特徴とする半導体論理素子により達成される。
また上記目的は、第１の禁制帯幅を有する第１の半導体からなるコレクタ層２と、該コレクタ層２上に形成され、該第１の禁制帯幅よりも広い第２の禁制帯幅を有する第２の半導体からなるバリア層３と、該バリア層３上に形成され、該第２の禁制帯幅よりも狭い第３の禁制帯幅を有する第３の半導体からなるチャネル層１と、該チャネル層１上に形成され、該第３の禁制帯幅よりも広い第４の禁制帯幅を有する第４の半導体から成り、該チャネル層１にキャリアを供給するキャリア供給層５０２と、該チャネル層１に電気的に接続された少なくとも第１、第２、及び第３の制御電極５１、５３、５２と、該コレクタ層２に電気的に接続された出力電極５００とを有し、上記第１と上記第２の制御電極の間には、該電極間を移動するキャリアが上記バリア層３を実空間遷移して上記コレクタ層２に移動する第１のチャネル１３（トンネリングチャネル）が設けられ、上記第１と上記第３の制御電極の間には、該電極間を移動するキャリアが実質的に上記バリア層３を実空間遷移しない第２のチャネル１１（以下、非トンネリングチャネルと呼ぶ。）が設けられていることを特徴とする半導体論理素子により達成される（第１図、第２図）。
なお、第３電極５２と第２電極５３との間のチャネル１２はトンネリングチャネルでも非トンネリングチャネルでもどちらでも良い。
また、上記他の目的は、上記半導体論理素子を用いたＭＰＵや電子計算機等の装置により達成される。
第１図及び第２図に示した半導体論理素子を例にとって本発明に係る多機能半導体論理素子を説明する。ここで、１はチャネルとなる半導体層でここではノンドープのＧａＡｓ層、３はノンドープのＡｌＧａＡｓからなるバリア層、５００はコレクタ電極、５０１はコンタクト層、５０２はキャリア供給層（ここでは電子供給層）である。
チャネルとなる半導体層１からコレクタ層２へのトンネリングは、電界によって加速された電子が各種の散乱機構により高エネルギーでかつ状態密度の大きな準位に遷移するため引き起こされるものである。従ってそれを抑制するには、電子が散乱を殆ど受けないバリスティック走行させるのが一つの有力な方法である。チャネルのポテンシャルプロファイルとバンド構造を適切に選べば、あるチャネルがバリスティックチャネルか否かはチャネル長に依存する。従って本発明の要件を満たす最も簡単な構成の一例は第２図に示すように、各チャネル長の間の関係が、
Ｒ₁₂＜Ｒ_b＜Ｒ₂₃、Ｒ₃₁ （Ｒ_b：バリスティック走行距離）
である。ここで、Ｒ₁₂は制御電極５１と制御電極５２との間のチャネル長、Ｒ₂₃は制御電極５２と制御電極５３との間のチャネル長、Ｒ₃₁は制御電極５３と制御電極５１との間のチャネル長を表す。Ｒ_bは、チャネル長やチャネルとなる半導体層１、コレクタ層２、バリア層３の物質定数等に依存する。各層１、２、３にＧａＡｓ系化合物半導体を用いた場合にはＲ_bは２０〜５００ｎｍの範囲となる。
このようにバリスティック効果を応用すれば、キャリアは、コレクタ層２へのトンネリングを全くあるいは殆ど伴わずチャネル内を移動することができる。
バリア層３がチャネルとなる半導体層１より伝導帯の最底準位が高い、または価電子帯の最高準位が低い、またはその両者の特徴を備え、かつ不純物濃度がコレクタ層２より低くなるような半導体からなる構成にした場合は、半導体層１から見たバリア層３のバリア高さが低いこと、ならびにバリア層３中の電子移動度が高いことからバリア層３が絶縁体層からなる場合に比べて、制御電極に印可される電位差がより低くてもスイッチング動作できるようになる。またバリア層３の半導体層としてＡｌＧａＡＳ、ＩｎＧａＡｓ等の混晶を用いれば、チャネルとなる半導体層１から見たバリア層３のバリア高さを原子組成を変えることによって変更することができる。従ってその原子組成を所定のものとすることにより、多機能半導体論理素子のしきい値電圧を制御できる。このことは動作電圧、消費電力の逓減に寄与する。
またトンネリング確率の特に小さい部分をチャネル１１とコレクタ層２との間に設けること、例えば電気陰性度が大きい部分をチャネル１１とコレクタ層２との間に設けることにより、チャネル１１からコレクタ層２へのトンネリングを抑制できる。この場合には、制御電極間の距離は互いに等しくてもよく、従って短いチャネル長を得るために電子線描画法を用いた微細加工技術の代わりにより安価なプロセス（光リソグラフィ技術等）を用いることが可能となる。
またキャリアの散乱確率は、半導体の材質、不純物濃度によって変化するため、バリスティック走行距離はこれらに依存する。そこでチャネル１１の材質、不純物濃度を他のチャネルと変えることによりバリスティック走行距離を変化させることができる。不純物濃度が低いほどバリステック走行距離は長くなる。この場合にも、各制御電極間の距離を等しくすることができる。これにより、パターン形成用のマスクを作成しなおすことなく、非トンネリングチャネルの位置を変更することが可能となり、回路設計と製造に柔軟性を与える。またチャネル層１の材質を変更することにより、チャネル層１からコレクタ層２へのトンネリングの電位依存性を制御することができ、所定のスイッチング特性を得ることができる。
本発明に基づくデバイスをＩｎＧａＡｓ混晶を用いて構成する場合、バリア層３の禁制帯幅がチャネル層１やコレクタ層２より大きくなるようＩｎ組成のより大きな混晶を用いる。半導体材料としてＩｎＧａＡｓを用いた場合は、この物質の持つ高い移動度により更なる高速動作が期待できる。本発明に係る論理素子の構成材料としてＳｉおよびＳｉＧｅ混晶を用いた場合は、ＧａＡｓ系化合物半導体の加工技術より安価かつ安易な加工技術よりＩＣを得ることができる。ＡｌＧａＡｓを用いたときは、Ｓｉ結晶より高速でかつＩｎＧａＡｓ結晶より安価にデバイスを作ることができる。
さて、第１図及び第２図に示した構成において、第３制御電極５２から非トンネリングチャネル１１を通って第１制御電極５１、且つトンネリングチャネル１２を通って第２制御電極５３の両者へキャリアが流れるような電位を各電極に印加した場合には、トンネリングチャネル１２にキャリアが流れてもバリア層３を通ってコレクタ層２へはキャリアがトンネリングしないことがわかった。
また、上記構成において、第１制御電極５１から非トンネリングチャネル１１を通って第３制御電極５２、且つトンネリングチャネル１３を通って第２制御電極５３の両者へキャリアが流れるような電位を各電極に印加した場合には、トンネリングチャネル１３にキャリアが流れてもバリア層３を通ってコレクタ層２へはキャリアがトンネリングしないことがわかった。
即ち、キャリアのコレクタ層へのトンネリングが生じるトンネリングチャネルとキャリアのトンネリングが生じない非トンネリングチャネルに接続された電極からキャリアがそれぞれのチャネルに同時に流れだす電位条件では、トンネリングチャネルにおいてもキャリアのトンネリングが生じないことがわかった。
この現象は電流の流れる方向ではなく、キャリアの流れる方向に依存する。従って、電子では電流とは逆向きとなる。
なお、キャリアが制御電極からトンネリングチャネルのみに流れる場合には、コレクタ層へのキャリアのトンネリングが生じることは言うまでもない。
以下第１、第２及び第３の制御電極にそれぞれ高（Ｈｉｇｈ）、低（Ｌｏｗ）二種類の電位が印可された場合のコレクタ電極５００からの出力について述べる。なお、ここではキャリアを電子として取り扱うが、電子に限定されるものではなく、正孔でもよい。
上記３つの制御電極が全て同電位の時は、全べてのチャネルに電流が流れず、コレクタ層２への電子のトンネリング移動が生じないためコレクタ電極５００の電位はＨｉｇｈとなる。
一つの電極、例えば第１制御電極５１の電位がＬｏｗで、他が全てＨｉｇｈとなった場合、第１制御電極５１からの電子は、非トンネリングチャネル１１とトンネリングチャネル１３の両者へ同時に流れ出る。この場合には上述したように電子はトンネリングチャネル１３を移動中にバリア層３をトンネルせずコレクタ電極５００からの出力はＨｉｇｈとなる。
一方、第１制御電極５１と第２制御電極５３がＬｏｗで第３制御電極５２がＨｉｇｈの場合には、電子は、非トンネリングチャネル１１を通って第１制御電極５１から第３制御電極５２へ、またトンネリングチャネル１２を通って第２制御電極から第３制御電極へ流れる。このときトンネリングチャネル１２を流れる電子はコレクタ層２へトンネリングするためコレクタ電極５００の出力はＬｏｗになる。
第１制御電極５１と第３制御電極５２がＬｏｗで第２制御電極５３がＨｉｇｈの場合には、トンネリングチャネル１２及び１３に電子が流れる。これらの電子はそれぞれコレクタ層２へトンネリングするためコレクタ電極５００の出力はＬｏｗになる。
第２制御電極５３と第３制御電極５２がＬｏｗで第１制御電極５１がＨｉｇｈの場合には、電子は、非トンネリングチャネル１１を通って第３制御電極５２から第１制御電極５１へ、またトンネリングチャネル１３を通って第２制御電極から第１制御電極へ流れる。このときトンネリングチャネル１３を流れる電子はコレクタ層２へトンネリングするためコレクタ電極５００の出力はＬｏｗになる。
各制御電極とコレクタ電極５００の電位の関係を第３図の真理表に示す。第２制御電極５３の電位のＬｏｗ、Ｈｉｇｈによって、第１制御電極５１と第３制御電極５２の入力に対しそれぞれＮＯＲ、ＯＲの動作を示すことがわかる。従来技術においてはこれら２つの内部状態を識別することが不可能であった。
第６図及び第７図にＮＯＲ又はＮＡＮＤを含む５種類の論理機能を持ち、且つ計算中に論理の変更が可能な多機能半導体論理素子を示す。この多機能半導体論理素子は、半導体層１に半導体層５０１を介して（直接でも良い）接続された４個の制御電極５１、５２、５３、５４及び１個の非トンネリングチャネル１１と４個のトンネリングチャネル１２、１３、１４、１５とを有する。各制御電極の入力に対しコレクタ電極５００の出力は第８図〜第１１図の様になる。この図からわかるように素子構造を変えることなく電極の電位あるいは配線の変更のみでＮＯＲ／ＯＲ／ＡＮＤ／ＥＸＮＯＲ／ＮＯＴ／ｔｈｒｏｕｇｈの論理動作の切り替えが可能である。このことはＩＣ製作において、デバイス基板およびコンタクト形成までのプロセスの回路設計に対する依存性を減らし、プロセッサＩＣの製作に標準化基板の導入を可能とする。
またコレクタ層２が制御電極と同じ側にある構成を有する多機能半導体論理素子を第１２図ならびに第１３図に示す。半導体層１からコレクタ層２へのトンネリングは、半導体層１とコレクタ層２の上下に依らないので、この構造も同様の動作を示す。ただし本構造においてはコレクタ層２へのコンタクトを基板下側に取る必要がないため、隣接する多機能半導体論理素子の間の絶縁分離が容易であり集積化にはより適している。またコレクタ層２が上面にあれば所定の平面構造とすることが容易であり、例えばトンネリングを抑制したい領域ではコレクタ層２を設けない等の手段により、コレクタ層２へのキャリア移動を伴わずにキャリアが移動できるという本発明の必要条件の一つを満たすことができる。なお、５０は基板（例えば、半絶縁性ＧａＡｓ基板）である。
本発明に係る多機能半導体論理素子は１個でＮＯＲ／ＯＲ／ＡＮＤ／ＥＸＮＯＲ／ＮＯＴの機能を持つことができるため、これを用いた回路は、例えばＥＣＬ回路（能動素子８〜１０受動素子１０〜１５）の１／１５〜１／２０程度の素子数でそれと等価な機能を持つ。このような回路の素子数逓減はセルの面積、消費電力、セル内配線の遅延時間の減少をもたらす。
同様に本発明に係る多機能半導体論理素子を用いた集積回路装置は、論理ゲートの面積が従来の１／１０以下であるため、高集積化が可能である。またより少ない論理ゲート数で任意の論理を構成できるため、ＩＣ設計、配線、レイアウトがより簡単に行える。このことは、配線およびレイアウトに規則性の乏しいプロセッサＩＣに対してはより重要である。またチャネルとなる半導体層１の伝導型をｐ型とした場合には、ＮＯＴゲートを余分に用いることなくコンプリメンタリな出力を持つ論理ゲートを構成することができ、論理ゲートの削減、回路の単純化により有効である。一例として、半導体層１の伝導型がｎ型の多機能半導体論理素子のみを用いて構成したＮＡＮＤ機能を有する回路図を第２３図（ａ）に、半導体層１の伝導型がｐ型の多機能半導体論理素子を用いて構成したＮＡＮＤ機能を有する回路図を第２３図（ｂ）に示す。半導体層１がｐ型の場合には素子数を低減できることがわかる。
更に本発明に係る論理素子は元々高周波用素子であるため、論理素子単体としても高速なスイッチング特性をもち、またこれを用いて論理回路を構成すると配線の総延長を１／１０以下にできるため、遅延時間を短縮して高速動作が可能である。従って本発明に係る論理素子を内蔵した電子計算機は高速処理に適している。
これまではキャリアを電子として説明したが、正孔の場合でも電位、電荷の対称性により上述の議論が成り立つ。
またコレクタ層２へのキャリアの移動はチャネルとなる半導体層１内の電位差により行われればよいため、実空間遷移（トンネリング）に限定されない。
本発明によれば、半導体論理素子を多機能化することができる。具体的には単一の論理素子に多様な論理機能を持たせることができる。
その結果プロセッサ用ＩＣに必要な素子数を低減し、プロセッサ開発技術のボトルネックである配線の総延長の短縮、ならびに回路設計を容易化することによって高速高性能なプロセッサを実現する手段を提供することができる。
またそれに用いる半導体論理素子は、高速動作素子であるＲＳＴ素子が母体となっているため、高速化には更に有利である。
本発明に係る多機能半導体論理素子を用いることにより、ＮＯＲ論理とＯＲ論理の両者を含む多種類の論理動作を１個の半導体論理素子で実現できる。さらに、ＮＯＲ論理とＡＮＤ論理の２つを１個の半導体論理素子で実現できる。
【図面の簡単な説明】
第１図及び第２図は本発明に係る半導体論理素子の断面図及び平面図、第３図は第１図及び第２図で示した半導体論理素子の論理動作を示す真理表、第４図は従来の実空間遷移素子の断面図、第５図は第４図で示したＡ−Ａ’断面のポテンシャル図、第６図及び第７図は本発明に係る他の半導体論理素子の断面図及び平面図、第８図、第９図、第１０図及び第１１図は第６図及び第７図で示した半導体論理素子の論理動作を表わした真理表、第１２図及び第１３図は他の半導体論理素子の断面図及び平面図、第１４図は第６図及び第７図に示した半導体論理素子の回路図、第１５図は本発明に係る半導体論理素子を用いて構成した、制御入力ＣのＬｏｗ／ＨｉｇｈによってＮＯＲ／ＯＲ論理の回路図、第１６図は本発明に係る半導体論理素子を用いて構成した、ＡＮＤ論理の回路図、第１７図は本発明に係る半導体論理素子を用いて構成した、ＥＸＮＯＲ論理の回路図、第１８図は本発明に係る半導体論理素子を用いて構成した、ＣのＬｏｗ／ＨｉｇｈによってＮＯＴ／ｔｈｒｏｕｇｈ論理の回路図、第１９図は互いに反対の伝導型を有する半導体層をチャネルとする１組の半導体論理素子をコンプリメンタリに組み合わせて構成したＮＯＲ／ＯＲ論理の回路図、第２０図は本発明に係る半導体論理素子を複数個用いて構成した全加算器の回路図、第２１図は本発明に係る半導体論理素子を用いて構成したＲＳフリップフロップ回路図、第２２図は本発明に係る半導体論理素子を用いたプロセッサ及び電子計算機の概略図、第２３図（ａ）はチャネルとなる半導体の伝導型をｎ型として本発明に係る半導体論理素子を用いてＮＡＮＤ論理を構成した時の回路図、第２３図（ｂ）はチャネルとなる半導体の伝導型をｐ型として本発明に係る半導体論理素子を用いてＮＡＮＤ論理を構成した時の回路図、第２４図はトランジスタやダイオードを用いたＥＣＬ回路により構成した従来のＮＯＲ論理の回路図である。
発明を実施するための最良の形態
第６図及び第７図に示した多機能半導体論理素子を用いて本発明の実施例を説明する。本多機能半導体論理素子は、４個の制御電極５１〜５４を有する。制御電極５１と５２との間がバリスティックチャネル１１である。ここでチャネルとなる半導体層１はノンドープＧａＡｓを、コレクタ層２はｎ型不純物が１×１０¹⁹／ｃｍ³のＧａＡｓを、バリア層３はＡｌ_xＧａ_1-xＡｓ（ｘ＝０．３）の半導体混晶を用いて形成した。ここで４はｎ型不純物が１×１０¹⁸／ｃｍ³のＧａＡｓ層で、チャネルへの電子供給層としての働きを持つ。ここではコレクタ電極５００を正の電位にバイアスし、負荷によってコレクタ電流の変化を電圧に変換している。本構造における非バリスティックチャネル領域のポテンシャルプロフィールは第５図に示すようになる。制御電極５１と制御電極５２との間のチャネル長は５０ｎｍであり、制御電極５１（あるいは５２）と制御電極５３（あるいは５４）との間のチャネル長は５００ｎｍとした。
次に、本多機能論理素子の製造方法について述べる。
コレクタ層２となるｎ型ＧａＡｓ（不純物濃度：１×１０¹⁹／ｃｍ³）基板上に厚さ２００ｎｍのノンドープＡｌ_0.3Ｇａ_0.7Ａｓ混晶からなるバリア層３、厚さ５０ｎｍのノンドープＧａＡｓからなる半導体層１、厚さ１０ｎｍのｎ型ＧａＡｓ（不純物濃度：１×１０¹⁸／ｃｍ³）からなる電子供給層４を周知の分子線エピタキシャル法により順次成長させる。次に、周知の電子線描画法を用いてパターニングされたレジスト膜をマスクにして、コンタクト層を形成する領域の半導体層１を除去する。続いて、有機金属気相成長法（ＭＯＣＶＤ法）を用いて不純物濃度が１×１０¹⁹／ｃｍ³の高濃度ｎ型ＧａＡｓからなるコンタクト層５０１を選択的に成長し、その上にＡｕ／Ｍｏ／ＡｕＺｎの積層膜から成る制御電極５１、５２、５３、５４をコンタクト層５０１上に形成する。なお、コレクタ層となる半導体層の厚さは１００ｎｍ以上であることが望ましい。
以下この半導体論理素子の動作を説明する。ここで制御電極に印可される電圧をＨｉｇｈ、Ｌｏｗと呼ぶ。
（１）制御電極５３と制御電極５４をＨｉｇｈとし、制御電極５１と制御電極５２の両電極をＬｏｗにした場合、電子はチャネル１２、チャネル１３、チャネル１４、チャネル１５を制御電極５１及び制御電極５２から制御電極５３及び制御電極５４に向けてそれぞれ走行する。これらのチャネルはバリスティック走行距離より長く設定されているため、電子はコレクタ層２内にトンネリングする。この電子のトンネリング移動に伴うコレクタ電流により半導体論理素子のコレクタ電極５００の電位が低下し、出力はＬｏｗとなる。
制御電極５３と制御電極５４をＨｉｇｈとし、制御電極５１と制御電極５２の両電極ともＨｉｇｈの場合、制御電極が全て同電位となり、電子はチャネルを流れず、コレクタ電極５００の電位はＨｉｇｈとなる。
制御電極５３と制御電極５４をＨｉｇｈとし、制御電極５１はＨｉｇｈ、制御電極５２はＬｏｗの場合、電子は制御電極５２を起点として非トンネリングチャネル１１、トンネリングチャネル１２、トンネリングチャネル１５を同時に流れる。この場合には、トンネリングチャネルでもコレクタ層２への電子のトンネルは生じないため、コレクタ電極５００の電位はＨｉｇｈとなる。
制御電極５３と制御電極５４をＨｉｇｈとし、制御電極５１がＬｏｗ、制御電極５２はＨｉｇｈの場合も、コレクタ電極５００の電位はＨｉｇｈとなる。
以上示したように、制御電極５３及び制御電極５４にＨｉｇｈを印加した場合、制御電極５１と制御電極５２への入力に対して本半導体論理素子は正論理でＯＲ動作を示す（第８図）。
（２）制御電極５３と制御電極５４をＬｏｗとし、制御電極５１と制御電極５２の両電極ともＬｏｗの場合、制御電極が全て同電位となり、電子はチャネルを流れず、コレクタ電極５００の電位はＨｉｇｈとなる。
制御電極５３と制御電極５４をＬｏｗとし、制御電極５１と制御電極５２の両電極ともＨｉｇｈの場合、電子はトンネリングチャネル１２、トンネリングチャネル１３、トンネリングチャネル１４、トンネリングチャネル１５を制御電極５３及び制御電極５４から制御電極５１及び制御電極５２に向けてそれぞれ走行する。これらのチャネルを流れる電子はコレクタ層２へトンネリングするためコレクタ電極５００の電位はＬｏｗとなる。
制御電極５３と制御電極５４をＬｏｗとし、制御電極５１はＨｉｇｈ、制御電極５２がＬｏｗの場合、電子注入の起点は制御電極５２、制御電極５３、制御電極５４である。従ってトンネリングチャネル１３及びトンネリングチャネル１４を流れる電子はコレクタ層２へトンネリングしコレクタ電極５００の出力はＬｏｗとなる。
制御電極５３と制御電極５４をＬｏｗとし、制御電極５１がＬｏｗ、制御電極５２がＨｉｇｈの場合、電子注入の起点は制御電極５１、制御電極５３、制御電極５４である。従って電子は、トンネリングチャネル１２及びトンネリングチャネル１５を流れ、コレクタ層２へトンネリングするためコレクタ電極５００の出力はＬｏｗになる。
以上示したように、制御電極５３と制御電極５４をＬｏｗにし、制御電極５１と制御電極５２への入力に対して本半導体論理素子は正論理でＮＯＲ動作を示す（第８図）。
（３）制御電極５１と制御電極５２をＨｉｇｈとし、制御電極５３と制御電極５４がＬｏｗの場合、電子注入の起点は制御電極５３と制御電極５４である。従って電子は、トンネリングチャネル１２、トンネリングチャネル１３、トンネリングチャネル１４及びトンネリングチャネル１５を流れ、コレクタ層２へトンネリングするためコレクタ電極５００の出力はＬｏｗになる。
制御電極５１と制御電極５２をＨｉｇｈとし、制御電極５３と制御電極５４もＨｉｇｈの場合、制御電極が全て同電位となり、電子はチャネルを流れず、コレクタ電極５００の電位はＨｉｇｈとなる。
制御電極５１と制御電極５２をＨｉｇｈとし、制御電極５３はＨｉｇｈ、制御電極５４がＬｏｗの場合、電子注入の起点は制御電極５４である。従って電子は、トンネリングチャネル１４及びトンネリングチャネル１５を走行するため、コレクタ層２へトンネリングし、コレクタ電極５００の出力はＬｏｗになる。
制御電極５１と制御電極５２をＨｉｇｈとし、制御電極５３がＬｏｗ、制御電極５４はＨｉｇｈの場合、電子の注入起点は制御電極５３である。従って電子は、トンネリングチャネル１２及びトンネリングチャネル１３を走行するため、コレクタ層２へトンネリングし、コレクタ電極５００の出力はＬｏｗになる。
以上示したように、制御電極５１と制御電極５２をＨｉｇｈとし、制御電極５３と制御電極５４への入力に対して本半導体論理素子は正論理でＡＮＤ動作を示す（第９図）。
（４）制御電極５２と制御電極５４をＬｏｗとした場合、第８図及び第９図を参照すると、制御電極５１と制御電極５３への入力に対して本半導体論理素子は第１０図に示すようにＥＸＮＯＲ動作を示す。
またこのとき、制御電極５１を入力電極とみなせばＮＯＴ及びｔｈｒｏｕｇｈ（ダミー）動作を示す（第１１図）。
このように制御電極を４個備えた本半導体論理素子は５種類の論理動作が可能であり、それぞれＮＯＲ／ＯＲとＮＯＴ／ｔｈｒｏｕｇｈ計算途中で切り替え可能である。またキャリアは電子であると仮定したが、ホールであっても動作原理は同様である。ただしその場合、たとえばチャネルとなる半導体層１としてＰ型半導体を用いると、コレクタ層２に遷移するキャリアの電荷の符号が逆転するため出力電位もそれぞれの場合で反転し、ＯＲ／ＮＯＲ／ＮＡＮＤ／ＥＸＯＲ／ｔｈｒｏｕｇｈ／ＮＯＴの動作となる。
本半導体論理素子の回路記号を第１４図のように表わすと、ＮＯＲ／ＯＲ／ＡＮＤ／ＥＸＮＯＲ／ＮＯＴ／ｔｈｒｏｕｇｈの回路図はそれぞれ第１５図〜第１８図のようになる。第１５図〜第１８図における端子Ｃは制御端子、Ｖ_ccは電源端子を表わす。
第８図〜第１１図の真理表からわかるように、第１５図の回路は制御端子ＣのＬｏｗ／ＨｉｇｈによってＮＯＲ／ＯＲ動作を示し、第１６図の回路はＡＮＤ、第１７図の回路はＥＸＮＯＲ、第１８図はＣのＬｏｗ／ＨｉｇｈによってＮＯＴ／ｔｈｒｏｕｇｈである。本発明の別の実施例として、本デバイスをコンプリメンタリになるように回路を構成し、出力の負荷を除いたものが第１９図である。出力電流はＬｏｗのとき吸い込み（ｓｉｎｋ）電流、そしてＨｉｇｈのときはホールドではなく流し出し（ｓｏｕｒｃｅ）電流となる。これにより消費電力を増加させることなく出力側の駆動電力を増加することができ、ファンアウト（駆動可能段数）を増大できる。第１９図に示した半導体論理素子を２個用いたコンプリメンタリに動作するデバイスは、互いに異なる伝導型を持つ半導体をチャネルになる半導体層１に用いたものである。
第２０図には本半導体論理素子を複数個用いて構成した、演算ユニットの基礎である全加算器を示す。ＥＣＬを用いた従来技術では１８０個の能動および受動素子を必要とするが、ここでは１４個の半導体論理素子からなっている。このため、面積を従来の１／１０にすることができた。
また本回路は制御信号ＣのＬｏｗ／Ｈｉｇｈによりそれぞれ半加算器の加数の入力を反転することができる。そのため全加算器と全減算器の切り替えが可能である。これにより従来技術で減算の際必要とされていた補数回路（ＥＣＬでは約８０個の能動及び受動素子からなる）が不要となる。これは本発明に基づくデバイスの論理機能と計算途中での論理切替機能により可能となったものである。このように本発明に基づくデバイスを用いて回路を構成すれば、特定の機能を実現する際に論理ゲート、回路そのものの数を逓減できる。回路についてのもう一つの実施例として、これまでに挙げた組み合わせ論理回路に対し順序論理回路の基本回路としてフリップフロップを示す。第２１図は最も基本的なフリップフロップであるＲＳ−ＦＦ（リセット＝セットフリップフロップ）を本発明に基づくデバイスを用いて構成したものである。
＿ＲＳ−ＦＦは、セット入力Ｓとリセット入力Ｒの２入力に対し、ＱＱという互いに補数の関係にある出力をもつフリップフロップであり、セット入力ＳがＨｉｇｈのとき出力ＱがＨｉｇｈにセットされ、リセット入力ＲがＨｉｇｈのとき、出力ＱがＬｏｗにリセットされる。セット入力、リセット入力の両者がＬｏｗのときは出力Ｑは前の状態を保持する。なお、セット入力、リセット入力の両者がＨｉｇｈのときは出力Ｑは不定となるので、これは禁則状態である。
ＥＣＬを用いてこのＲＳ−ＦＦを構成するには、能動素子と受動素子が合計で約４０個必要であるが、本発明に係る多機能半導体論理素子を使えば４個で構成できる。
第２２図は本発明によるデバイスをＭＰＵに適用したときの例である。ＭＰＵは演算ユニット、レジスタ、デコーダ、カウンタ等から構成される。デコーダと演算ユニットは専ら組み合わせ論理回路からなる。演算ユニットは四則演算等を行うが、第２１図のような加算器があれば、ビットシフトによって他の演算が可能である。レジスタ、カウンタには順序論理回路であるフリップフロップが用いられる。従って本発明に基づくデバイスを用いた回路でＭＰＵを構成でき、それは上に示すように１／１０程度の素子数である。そのため、素子単体のスイッチング時間が短いこともあわせて製造プロセスを簡易化しつつ高速動作が可能となる。
また第２２図は本発明によるデバイスを用いて電子計算機を構成した例も示している。本デバイス、及びその回路を各部分に用いることにより高速化を実現できる。この中でＣＰＵと共に重要な部分はグラフィックアクセラレータ等のインターフェース制御部である。ワークステーション、パーソナルコンピュータ等でＧＵＩが高機能化するにつれ描画処理部分等の実行速度が電子計算機の実効処理速度を律速することになる。従って本発明に基づく高速動作に適したデバイス及び回路をＭＰＵのみでなく、インターフェース制御部にも用いることにより電子計算機の内部構造の複雑化を招くことなく、実効処理速度を向上できる。
産業上の利用可能性
以上示したように、本発明に係る多機能半導体論理素子は１個で複数の論理ゲートを構成できる。これにより、論理回路に必要とされる素子の数を大幅に低減でき、デジタル回路の配線の総延長を短縮でき、更に回路設計を容易に行うことができる。従って、上記多機能半導体素子は論理回路、マイクロプロセッサ、電子計算機等のデジタル回路を含む装置での応用に適している。

Claims

第１の禁制帯幅を有する第１の半導体からなるコレクタ層と、
該コレクタ層上に形成され、該第１の禁制帯幅よりも広い第２の禁制帯幅を有する第２の半導体からなるバリア層と、
該バリア層上に形成され、該第２の禁制帯幅よりも狭い第３の禁制帯幅を有する第３の半導体からなるチャネル層と、
該チャネル層上に形成され、該第３の禁制帯幅よりも広い第４の禁制帯幅を有する第４の半導体層から成り、該チャネル層にキャリアを供給するキャリア供給層と、
該チャネル層に電気的に接続された少なくとも第１、第２、及び第３の制御電極と、
該コレクタ層に電気的に接続された出力電極とを有し、上記第１と上記第２の制御電極の間には、該電極間を移動するキャリアが上記バリア層を実空間遷移して上記コレクタ層に移動する第１のチャネルが設けられ、上記第１と上記第３の制御電極の間には、該電極間を移動するキャリアが上記バリア層を実空間遷移して上記コレクタ層に移動するキャリアの量が上記第１のチャネルにおけるよりも少ない第２のチャネルが設けられていることを特徴とする半導体論理素子。
基体と、
該基体上に形成され、第１の禁制帯幅を有する第１の半導体から成り、チャネル層にキャリアを供給するキャリア供給層と、
該キャリア供給層の上に形成され、該第１の禁制帯幅よりも狭い第２の禁止帯幅を有する第２の半導体からなるチャネル層と、
該チャネル層上に形成され、該第２の禁止帯幅よりも広い第３の禁止帯幅を有する第３の半導体からなるバリア層と、
該バリア層上に形成され、該第３の禁止帯幅よりも狭い第４の禁止帯幅を有する第４の半導体からなるコレクタ層と、
該チャネル層に電気的に接続された少なくとも第１、第２、及び第３の制御電極と、
該コレクタ層に電気的に接続された出力電極とを有し、
上記第１と上記第２の制御電極の間には、該電極間を移動するキャリアが上記バリア層を実空間遷移して上記コレクタ層に移動する第１のチャネルが設けられ、
上記第１と上記第３の制御電極の間には、該電極間を移動するキャリアが上記バリア層を実空間遷移して上記コレクタ層に移動するキャリアの量が上記第１のチャネルにおけるよりも少ない第２のチャネルが設けられていることを特徴とする半導体論理素子。
第１の禁制帯幅を有する第１の半導体からなるコレクタ層と、
該コレクタ層上に形成され、該第１の禁制帯幅よりも広い第２の禁制帯幅を有する第２の半導体からなるバリア層と、
該バリア層上に形成され、該第２の禁制帯幅よりも狭い第３の禁制帯幅を有する第３の半導体からなるチャネル層と、
該チャネル層上に形成され、該第３の禁制帯幅よりも広い第４の禁制帯幅を有する第４の半導体層から成り、該チャネル層にキャリアを供給するキャリア供給層と、
該チャネル層に電気的に接続された少なくとも第１、第２、及び第３の制御電極と、
該コレクタ層に電気的に接続された出力電極とを有し、
上記第１と上記第２の制御電極の間には、第１のチャネル長を有する第１のチャネルが設けられ、
上記第１と上記第３の制御電極の間には、該第１のチャネル長よりも短い第２のチャネル長を有する第２のチャネルが設けられていることを特徴とする半導体論理素子。
上記第１のチャネル長は上記チャネル層内におけるキャリアのバリスティック走行距離Ｒｂ以上であり、上記第２のチャネル長はＲｂ未満であることを特徴とする請求項３記載の半導体論理素子。
基体と、
該基体上に形成され、第１の禁制帯幅を有する第１の半導体から成り、チャネル層にキャリアを供給するキャリア供給層と、
該キャリア供給層の上に形成され、該第１の禁制帯幅よりも狭い第２の禁止帯幅を有する第２の半導体からなるチャネル層と、
該チャネル層上に形成され、該第２の禁止帯幅よりも広い第３の禁止帯幅を有する第３の半導体からなるバリア層と、
該バリア層上に形成され、該第３の禁止帯幅よりも狭い第４の禁止帯幅を有する第４の半導体からなるコレクタ層と、
該チャネル層に電気的に接続された少なくとも第１、第２、及び第３の制御電極と、
該コレクタ層に電気的に接続された出力電極とを有し、
上記第１と上記第２の制御電極の間には、第１のチャネル長を有する第１のチャネルが設けられ、
上記第１と上記第３の制御電極の間には、該第１のチャネル長よりも短い第２のチャネル長を有する第２のチャネルが設けられていることを特徴とする半導体論理素子。
上記第１のチャネル長は上記チャネル層内におけるキャリアのバリスティック走行距離Ｒｂ以上であり、上記第２のチャネル長はＲｂ未満であることを特徴とする請求項５記載の半導体論理素子。
第１の禁制帯幅を有する第１の半導体からなるコレクタ層と、
該コレクタ層上に形成され、該第１の禁制帯幅よりも広い第２の禁制帯幅を有する第２の半導体からなるバリア層と、
該バリア層上に形成され、該第２の禁制帯幅よりも狭い第３の禁制帯幅を有する第３の半導体からなるチャネル層と、
該チャネル層上に形成され、該第３の禁制帯幅よりも広い第４の禁制帯幅を有する第４の半導体層から成り、該チャネル層にキャリアを供給するキャリア供給層と、
該チャネル層に電気的に接続された少なくとも第１、第２、及び第３の制御電極と、
該コレクタ層に電気的に接続された出力電極とを有し、
上記第１と上記第２の制御電極の間には、第１の厚さを有する上記バリア層上に第１のチャネルが設けられ、
上記第１と上記第３の制御電極の間には、該第１の厚さよりも厚い上記バリア層上に第２のチャネルが設けられていることを特徴とする半導体論理素子。
基体と、
該基体上に形成され、第１の禁制帯幅を有する第１の半導体から成り、チャネル層にキャリアを供給するキャリア供給層と、
該キャリア供給層の上に形成され、該第１の禁制帯幅よりも狭い第２の禁止帯幅を有する第２の半導体からなるチャネル層と、
該チャネル層上に形成され、該第２の禁止帯幅よりも広い第３の禁止帯幅を有する第３の半導体からなるバリア層と、
該バリア層上に形成され、該第３の禁止帯幅よりも狭い第４の禁止帯幅を有する第４の半導体からなるコレクタ層と、
該チャネル層に電気的に接続された少なくとも第１、第２、及び第３の制御電極と、
該コレクタ層に電気的に接続された出力電極とを有し、
上記第１と上記第２の制御電極の間には、第１の厚さを有する上記バリア層の下に第１のチャネルが設けられ、
上記第１と上記第３の制御電極の間には、該第１の厚さよりも厚い上記バリア層の下に第２のチャネルが設けられていることを特徴とする半導体論理素子。
第１の禁制帯幅を有する第１の半導体からなるコレクタ層と、
該コレクタ層上に形成され、該第１の禁制帯幅よりも広い第２の禁制帯幅を有する第２の半導体からなるバリア層と、
該バリア層上に形成され、該第２の禁制帯幅よりも狭い第３の禁制帯幅を有する第３の半導体からなるチャネル層と、
該チャネル層上に形成され、該第３の禁制帯幅よりも広い第４の禁制帯幅を有する第４の半導体層から成り、該チャネル層にキャリアを供給するキャリア供給層と、
該チャネル層に電気的に接続された少なくとも第１、第２、及び第３の制御電極と、
該コレクタ層に電気的に接続された出力電極とを有し、
上記第１と上記第２の制御電極の間には、第１の電気陰性度を有する半導体からなる第１のチャネルが設けられ、
上記第１と上記第３の制御電極の間には、該第１の電気陰性度よりも大きな第２の電気陰性度を有する半導体からなる第２のチャネルが設けられていることを特徴とする半導体論理素子。
基体と、
該基体上に形成され、第１の禁制帯幅を有する第１の半導体から成り、チャネル層にキャリアを供給するキャリア供給層と、
該キャリア供給層の上に形成され、該第１の禁制帯幅よりも狭い第２の禁止帯幅を有する第２の半導体からなるチャネル層と、
該チャネル層上に形成され、該第２の禁止帯幅よりも広い第３の禁止帯幅を有する第３の半導体からなるバリア層と、
該バリア層上に形成され、該第３の禁止帯幅よりも狭い第４の禁止帯幅を有する第４の半導体からなるコレクタ層と、
該チャネル層に電気的に接続された少なくとも第１、第２、及び第３の制御電極と、
該コレクタ層に電気的に接続された出力電極とを有し、
上記第１と上記第２の制御電極の間には、第１の電気陰性度を有する半導体からなる第１のチャネルが設けられ、
上記第１と上記第３の制御電極の間には、該第１の電気陰性度よりも大きな第２の電気陰性度を有する半導体からなる第２のチャネルが設けられていることを特徴とする半導体論理素子。
第１の禁制帯幅を有する第１の半導体からなるコレクタ層と、
該コレクタ層上に形成され、該第１の禁制帯幅よりも広い第２の禁制帯幅を有する第２の半導体からなるバリア層と、
該バリア層上に形成され、該第２の禁制帯幅よりも狭い第３の禁制帯幅を有する第３の半導体からなるチャネル層と、
該チャネル層上に形成され、該第３の禁制帯幅よりも広い第４の禁制帯幅を有する第４の半導体層から成り、該チャネル層にキャリアを供給するキャリア供給層と、
該チャネル層に電気的に接続された少なくとも第１、第２、及び第３の制御電極と、
該コレクタ層に電気的に接続された出力電極とを有し、
上記第１と上記第２の制御電極の間には、第１の不純物濃度を有する半導体からなる第１のチャネルが設けられ、
上記第１と上記第３の制御電極の間には、該第１の不純物濃度より低い第２の不純物濃度を有する半導体からなる第２のチャネルが設けられていることを特徴とする半導体論理素子。
基体と、
該基体上に形成され、第１の禁制帯幅を有する第１の半導体から成り、チャネル層にキャリアを供給するキャリア供給層と、
該キャリア供給層の上に形成され、該第１の禁制帯幅よりも狭い第２の禁止帯幅を有する第２の半導体からなるチャネル層と、
該チャネル層上に形成され、該第２の禁止帯幅よりも広い第３の禁止帯幅を有する第３の半導体からなるバリア層と、
該バリア層上に形成され、該第３の禁止帯幅よりも狭い第４の禁止帯幅を有する第４の半導体からなるコレクタ層と、
該チャネル層に電気的に接続された少なくとも第１、第２、及び第３の制御電極と、該コレクタ層に電気的に接続された出力電極とを有し、
上記第１と上記第２の制御電極の間には、第１の不純物濃度を有する半導体からなる第１のチャネルが設けられ、
上記第１と上記第３の制御電極の間には、該第１の不純物濃度より低い第２の不純物濃度を有する半導体からなる第２のチャネルが設けられていることを特徴とする半導体論理素子。